JPH0289323A - Ｍｉｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｉｓ型電界効果トランジスタの製造方法Info
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- JPH0289323A JPH0289323A JP24182788A JP24182788A JPH0289323A JP H0289323 A JPH0289323 A JP H0289323A JP 24182788 A JP24182788 A JP 24182788A JP 24182788 A JP24182788 A JP 24182788A JP H0289323 A JPH0289323 A JP H0289323A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＩＳ型電界効果トランジスタの製造方法に
関し、特に、ソース・ドレイン領域の［小化に適したＭ
ＩＳ型電界効果トランジスタの製造方法に関する。
関し、特に、ソース・ドレイン領域の［小化に適したＭ
ＩＳ型電界効果トランジスタの製造方法に関する。
従来の技術
従来、 ＭｉＳ型電界効果トランジスタは、ケート雷雨
形成後、半導体基板に不純物を注入することにより、ソ
ース・ドレイン領域を形成した後、ソース・ドレイン領
域トに層間膜を被着し、フォトレジス１〜を選択的に露
光・現像して、ソース・ドレイン領域のコンタク１〜孔
を形成する部分の層間膜を露出し、７１間１漠をフォ１
へレジストをマスクとしてエツチングしてコンタクト孔
を形成していた。
形成後、半導体基板に不純物を注入することにより、ソ
ース・ドレイン領域を形成した後、ソース・ドレイン領
域トに層間膜を被着し、フォトレジス１〜を選択的に露
光・現像して、ソース・ドレイン領域のコンタク１〜孔
を形成する部分の層間膜を露出し、７１間１漠をフォ１
へレジストをマスクとしてエツチングしてコンタクト孔
を形成していた。
発明が解決しようとする課題
上述した従来のＭＩＳ型電界効果トランジスタの製造方
法は、ソース・ドレイン領域形成後、 Ｂ’Ｊ間膜を被
着し、フォトレジストを選択的に露光・現像を行うこと
により、コンタクト孔を開孔しているために、コンタク
ト形成に高精度の位置合わせ精度が必要となる。さらに
、微細化に伴って、コンタクトと拡散層とのマージンの
縮小化が行われると、横方向のアルミスパイク、あるい
はソース・ドレインとゲートがコンタクトを介してショ
ートする危険性が大きくなるなどの問題が生じる。他に
も、浅接合化に伴う縦方向のアルミスパイクが生じやす
くなるという問題がある。コンタクトと拡散層との間の
マージンを縮小せず拡散層面積を減少させようとしてコ
ンタクトの縮小化を行うと、コンタクト抵抗の増大ある
いはシリコンノジュール等の問題が生じるために、拡散
層面積は縮小できず、それに伴い寄生容量も大きくなる
という欠点がある。
法は、ソース・ドレイン領域形成後、 Ｂ’Ｊ間膜を被
着し、フォトレジストを選択的に露光・現像を行うこと
により、コンタクト孔を開孔しているために、コンタク
ト形成に高精度の位置合わせ精度が必要となる。さらに
、微細化に伴って、コンタクトと拡散層とのマージンの
縮小化が行われると、横方向のアルミスパイク、あるい
はソース・ドレインとゲートがコンタクトを介してショ
ートする危険性が大きくなるなどの問題が生じる。他に
も、浅接合化に伴う縦方向のアルミスパイクが生じやす
くなるという問題がある。コンタクトと拡散層との間の
マージンを縮小せず拡散層面積を減少させようとしてコ
ンタクトの縮小化を行うと、コンタクト抵抗の増大ある
いはシリコンノジュール等の問題が生じるために、拡散
層面積は縮小できず、それに伴い寄生容量も大きくなる
という欠点がある。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能としたＭＩＳ型電界効果トラン
ジスタの新規な製造方法を提供することにある。
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能としたＭＩＳ型電界効果トラン
ジスタの新規な製造方法を提供することにある。
発明の従来技術に対する相違点
上述した従来のＭＩＳ型電界効果トランジスタの製造方
法に対し、本発明は、先に、ソース・ドレイン領域のコ
ンタクトを設け、その後ソース・ドレイン引き出し電極
を形成し、そこからの拡散によりソース・ドレイン拡散
層を形成し、その後ソース・ドレイン引き出し電極に対
して自己整合的にゲート電極を形成することに独創性を
有する。
法に対し、本発明は、先に、ソース・ドレイン領域のコ
ンタクトを設け、その後ソース・ドレイン引き出し電極
を形成し、そこからの拡散によりソース・ドレイン拡散
層を形成し、その後ソース・ドレイン引き出し電極に対
して自己整合的にゲート電極を形成することに独創性を
有する。
課題を解決するための手段
前記目的を達成する為に、本発明に係るＭＩＳ型電界効
果トランジスタの製造方法は、素子分離領域形成後、第
一の絶縁膜および第二の絶縁膜を半導体基板の全面に被
着する工程と、リソグラフィ技術を用いて前記第一の絶
縁膜および第二の絶縁膜のソース・ドレイン領域を含む
一部を除去する工程と、全面にソースおよびドレイン引
き出し電極となる第一の導電層を被着する工程と、前記
第一の導電層のゲート領域を含む一部を除去する工程と
、前記第一の導電層の一部または全部を第三の絶縁膜で
覆う工程と、前記ソース・ドレイン弓き出し電極に対し
て自己整合的にゲート電極を形成する工程とを備えて構
成される。
果トランジスタの製造方法は、素子分離領域形成後、第
一の絶縁膜および第二の絶縁膜を半導体基板の全面に被
着する工程と、リソグラフィ技術を用いて前記第一の絶
縁膜および第二の絶縁膜のソース・ドレイン領域を含む
一部を除去する工程と、全面にソースおよびドレイン引
き出し電極となる第一の導電層を被着する工程と、前記
第一の導電層のゲート領域を含む一部を除去する工程と
、前記第一の導電層の一部または全部を第三の絶縁膜で
覆う工程と、前記ソース・ドレイン弓き出し電極に対し
て自己整合的にゲート電極を形成する工程とを備えて構
成される。
実施例
次に、本発明をその好ましい各実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図（ａ）〜（ｅ）は本発明による第一の実施例を示
す縦断面図である。
す縦断面図である。
第１図（ａ）〜（ｅ）を参照するに、ここでは、ｎ型Ｍ
Ｏ５トランジスタの場合について述べる。ｐ型シリコン
基板１上に素子分離領域形成後、全面に気相成長法によ
り、酸化膜２を例えば、ｌＯＯ〜３００人程度成長さ程
度つづいて窒化膜３を同じく気相成長法により、例えば
１０００〜２０００八程度成長させる。
Ｏ５トランジスタの場合について述べる。ｐ型シリコン
基板１上に素子分離領域形成後、全面に気相成長法によ
り、酸化膜２を例えば、ｌＯＯ〜３００人程度成長さ程
度つづいて窒化膜３を同じく気相成長法により、例えば
１０００〜２０００八程度成長させる。
次にフォトレジスト４を塗布した後、ｉａ光・現体を行
い、フォトレジスト４をマスクとして、例えば反応性イ
オンエツチングを用いてソース・ドレイン領域トの酸化
膜２および、窒化膜３を除去し、シリコン基板１を露出
させる（第１図（８月。次に、全面に、ソース・ドレイ
ン引き出し電極となる多結晶シリコン膜５を気相成長法
により、例えば１０００〜５０００八程度成長させる。
い、フォトレジスト４をマスクとして、例えば反応性イ
オンエツチングを用いてソース・ドレイン領域トの酸化
膜２および、窒化膜３を除去し、シリコン基板１を露出
させる（第１図（８月。次に、全面に、ソース・ドレイ
ン引き出し電極となる多結晶シリコン膜５を気相成長法
により、例えば１０００〜５０００八程度成長させる。
次に、高ｔＡ度、例えば注入［１０”〜ｌ ｏ” ’
ａｍ−”程度のひ素イオンの注入６を行う（第１図（ｂ
））。次いで、フォトレジスト７をマスクとしてゲート
領域の多結晶シリコン膜を反応性イオンエツチングによ
り除去する（第１図（ｃ））。
ａｍ−”程度のひ素イオンの注入６を行う（第１図（ｂ
））。次いで、フォトレジスト７をマスクとしてゲート
領域の多結晶シリコン膜を反応性イオンエツチングによ
り除去する（第１図（ｃ））。
次に熱酸化法を用いて多結晶シリコン膜表面を酸化し、
酸化膜８を得る。この時同時に、多結晶シリコン；摸５
にドープされたＡｓイオンは基板に拡散され、ソース・
ドレイン拡散層９が形成される。
酸化膜８を得る。この時同時に、多結晶シリコン；摸５
にドープされたＡｓイオンは基板に拡散され、ソース・
ドレイン拡散層９が形成される。
ゲート領域は窒化膜で覆われているために酸化されない
（第１図（ｄ））、続いて、熱リン酸および弗酸による
ウェットエツチングにより、ゲート領域の窒化膜３およ
び酸化膜２を除去する。次に、熱酸化法によりゲート酸
化膜ｌＯを形成する。次に。
（第１図（ｄ））、続いて、熱リン酸および弗酸による
ウェットエツチングにより、ゲート領域の窒化膜３およ
び酸化膜２を除去する。次に、熱酸化法によりゲート酸
化膜ｌＯを形成する。次に。
多結晶シリコン膜を、気相成長法により３０００〜８０
００八程度成長させ、リンの拡散を行った後エッチバッ
クを行うことにより、ソース・ドレイン引き出し電極に
対し、自己整合的にゲート電極１１が形成される（第１
図（ｅ））。以下、不必要な多結晶シリコンを取り除き
、層間絶縁膜を被着し、アルミニウム配線をもうければ
、ｎ型ＭＯＳトランジスタを形成することができる。同
様にして、Ｐ型ＭＯＳ ｌ−ランジスタが形成できるこ
とは、いうまでもない。
００八程度成長させ、リンの拡散を行った後エッチバッ
クを行うことにより、ソース・ドレイン引き出し電極に
対し、自己整合的にゲート電極１１が形成される（第１
図（ｅ））。以下、不必要な多結晶シリコンを取り除き
、層間絶縁膜を被着し、アルミニウム配線をもうければ
、ｎ型ＭＯＳトランジスタを形成することができる。同
様にして、Ｐ型ＭＯＳ ｌ−ランジスタが形成できるこ
とは、いうまでもない。
第２図（ａ）〜（ｄ）は本発明による第二の実施例を示
す縦断面図である。
す縦断面図である。
第２図（ａ）〜（ｄ）を参照するに、ここでは、第１図
（ａ）と同様の工程を経た後、第１図（ｂ）に示す様に
多結晶シリコン膜５を全面に堆積する。次に、第１図（
ｃ）と同様にして多結晶シリコン膜の一部を除去する。
（ａ）と同様の工程を経た後、第１図（ｂ）に示す様に
多結晶シリコン膜５を全面に堆積する。次に、第１図（
ｃ）と同様にして多結晶シリコン膜の一部を除去する。
この時、第２図（ａ）に示す様に。
シリコン基板の一部が露出する様にする。次に。
比較的低濃度、例えば注入量１０”〜ｌＱ１４ｃｍ−２
程度の不純物イオンを注入にして、ソース・ドレイン領
域の一部となる低濃度拡散層領域１３を形成する（第２
図（ａ））。次いで、例えば２００−１０００人程度０
窒化膜１４つづいて、例えば、２０００〜４０００人程
度の酸化膜１程度気相成長法により成長させる（第２図
（ｂ））。次に、反応性イオンエツチングを用いてエッ
チバックすることにより、ソース・ドレイン引き出し電
極となる多結晶シリコン膜の側面にのみ窒化膜１４およ
び酸化膜１５を残す。次に、例えば注入量ＩＯ”５〜１
０Ｌ＆ｃＩＩ−Ｊ程度の高濃度の不純物イオンの注入を
行う（第２図（ｃ））、続いて、第１図（ｅ）に示す第
一の実施例と同様の工程により、ゲート電極を形成する
（第２図（ｄ））、以下、第一の実施例と同様の工程を
経ることにより、 ＭＩＳ型電界効果トランジスタが形
成できる。この低濃度拡散領域１３は、ソースおよびド
レインの電界を弱め、ホットキャリヤの発生を防ぐこと
ができる。
程度の不純物イオンを注入にして、ソース・ドレイン領
域の一部となる低濃度拡散層領域１３を形成する（第２
図（ａ））。次いで、例えば２００−１０００人程度０
窒化膜１４つづいて、例えば、２０００〜４０００人程
度の酸化膜１程度気相成長法により成長させる（第２図
（ｂ））。次に、反応性イオンエツチングを用いてエッ
チバックすることにより、ソース・ドレイン引き出し電
極となる多結晶シリコン膜の側面にのみ窒化膜１４およ
び酸化膜１５を残す。次に、例えば注入量ＩＯ”５〜１
０Ｌ＆ｃＩＩ−Ｊ程度の高濃度の不純物イオンの注入を
行う（第２図（ｃ））、続いて、第１図（ｅ）に示す第
一の実施例と同様の工程により、ゲート電極を形成する
（第２図（ｄ））、以下、第一の実施例と同様の工程を
経ることにより、 ＭＩＳ型電界効果トランジスタが形
成できる。この低濃度拡散領域１３は、ソースおよびド
レインの電界を弱め、ホットキャリヤの発生を防ぐこと
ができる。
本発明によると、ソース・ドレイン引き出し電極となる
多結晶シリコン膜の側面にサイドウオールを形成する際
、シリコン基板は露出しないために、シリコン基板に損
傷を与えることなく、ＬＤＤ構造を形成することができ
る。
多結晶シリコン膜の側面にサイドウオールを形成する際
、シリコン基板は露出しないために、シリコン基板に損
傷を与えることなく、ＬＤＤ構造を形成することができ
る。
発明の詳細
な説明したように、本発明によれば、ソース・ドレイン
領域にコンタクト孔を設けた後、ソース・ドレイン引き
出し電極を形成し、その後、ソース・ドレイン拡散層お
よびゲート電極を形成することにより、ゲートとソース
・ドレイン領域のコンタクトとの間の距離を位置合わせ
精度を必要とすることなく決めることができ、このため
に、従来法よりＭＩＳ型電界効果トランジスタを微細化
できる効果が得られる。
領域にコンタクト孔を設けた後、ソース・ドレイン引き
出し電極を形成し、その後、ソース・ドレイン拡散層お
よびゲート電極を形成することにより、ゲートとソース
・ドレイン領域のコンタクトとの間の距離を位置合わせ
精度を必要とすることなく決めることができ、このため
に、従来法よりＭＩＳ型電界効果トランジスタを微細化
できる効果が得られる。
また、本発明により、ＭＩＳ型電界効果トランジスタを
形成すれば、拡散層面積を小さくすることができ、それ
に伴う寄生容量を小さくできる効果が得られる。しかも
１本発明により形成したＭＩＳ型電界効果トランジスタ
は、従来法により形成したＭＩＳ型電界効果トランジス
タを微細化することにより発生するアルミスパイクまた
はコンタクト抵抗の増大あるいはシリコンノジュールな
どの問題は発生しない。
形成すれば、拡散層面積を小さくすることができ、それ
に伴う寄生容量を小さくできる効果が得られる。しかも
１本発明により形成したＭＩＳ型電界効果トランジスタ
は、従来法により形成したＭＩＳ型電界効果トランジス
タを微細化することにより発生するアルミスパイクまた
はコンタクト抵抗の増大あるいはシリコンノジュールな
どの問題は発生しない。
第１図は本発明の製造方法を工程毎に説明する第一の実
施例の縦断面図であり、第２図は本発明の製造方法を工
程毎に説明する第二の実施例の縦断面図である。 １８０．ρ型シリコン基板、２．．．Ｍ化膜、３４．。 窒化膜、４００．フォトレジスト、５０６．多結晶シリ
コン膜、６．、、Ａｓイオン注入、７１１．フォトレジ
スト、８．、、熱酸化膜、９１０．ソース・ドレイン拡
散層、１０．、、ゲート酸化膜、 １１．、、ゲート電
極、１２、、、イオン注入、１：１１．、、低濃度拡散
領域、１４．、。 窒化膜、ｔＳ、、、酸化膜
施例の縦断面図であり、第２図は本発明の製造方法を工
程毎に説明する第二の実施例の縦断面図である。 １８０．ρ型シリコン基板、２．．．Ｍ化膜、３４．。 窒化膜、４００．フォトレジスト、５０６．多結晶シリ
コン膜、６．、、Ａｓイオン注入、７１１．フォトレジ
スト、８．、、熱酸化膜、９１０．ソース・ドレイン拡
散層、１０．、、ゲート酸化膜、 １１．、、ゲート電
極、１２、、、イオン注入、１：１１．、、低濃度拡散
領域、１４．、。 窒化膜、ｔＳ、、、酸化膜
Claims (1)
- 半導体基板の一主面にＭＩＳ型電界効果トランジスタを
形成するにあたり、素子分離領域形成後、第一の絶縁膜
および第二の絶縁膜を半導体基板の全面に被着する工程
と、リソグラフィ技術を用いて前記第一の絶縁膜および
第二の絶縁膜のソース・ドレイン領域を含む一部を除去
する工程と、全面にソースおよびドレイン引き出し電極
となる第一の導電層を被着する工程と、前記第一の導電
層のゲート領域を含む一部を除去する工程と、前記第一
の導電層の一部または全部を第三の絶縁膜で覆う工程と
、前記ソース・ドレイン引き出し電極に対し自己整合的
にゲート電極を形成する工程とを含むことを特徴とする
ＭＩＳ型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24182788A JPH0289323A (ja) | 1988-09-27 | 1988-09-27 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24182788A JPH0289323A (ja) | 1988-09-27 | 1988-09-27 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0289323A true JPH0289323A (ja) | 1990-03-29 |
Family
ID=17080085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24182788A Pending JPH0289323A (ja) | 1988-09-27 | 1988-09-27 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0289323A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732674A (en) * | 1980-07-08 | 1982-02-22 | Ibm | Integrated circuit structure |
| JPS60178667A (ja) * | 1984-02-27 | 1985-09-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61287171A (ja) * | 1985-06-13 | 1986-12-17 | Oki Electric Ind Co Ltd | 絶縁ゲート電界効果形半導体装置の製造方法 |
-
1988
- 1988-09-27 JP JP24182788A patent/JPH0289323A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5732674A (en) * | 1980-07-08 | 1982-02-22 | Ibm | Integrated circuit structure |
| JPS60178667A (ja) * | 1984-02-27 | 1985-09-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61287171A (ja) * | 1985-06-13 | 1986-12-17 | Oki Electric Ind Co Ltd | 絶縁ゲート電界効果形半導体装置の製造方法 |
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