JPH0289324A - 変調ドープ電界効果トランジスタ - Google Patents

変調ドープ電界効果トランジスタ

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JPH0289324A
JPH0289324A JP63194299A JP19429988A JPH0289324A JP H0289324 A JPH0289324 A JP H0289324A JP 63194299 A JP63194299 A JP 63194299A JP 19429988 A JP19429988 A JP 19429988A JP H0289324 A JPH0289324 A JP H0289324A
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JP
Japan
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semiconductor layer
hole
layer
effect transistor
sectional area
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Application number
JP63194299A
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English (en)
Inventor
Erhard Kohn
エルハルト、コーン
Mark E Schneider
マーク、エトワード、シユナイダー
Chia-Jen Wu
チアジエン、ウ
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Siemens Corp
Original Assignee
Siemens Corp
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
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    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/24—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
    • H10P50/246—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group III-V materials

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  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、電界効果トランジスタの中で特に高電子移
動度トランジスタ（ＨＥＭＴ）と呼ばれている変調ドー
プされ電子移動度の高い電界効果トランジスタ（ＭＯＤ
ＦＥＴ）に関するものである。
〔従来の技術〕
ガリウム・ヒ素（ＧａＡｓ）を使用、する電界効果トラ
ンジスタ（ＦＥＴ）は高速動作が可能であることによっ
て知られている。ガリウム・ヒ素／アルミニウム・ガリ
ウム・ヒ素のへテロｍ１ｔｔ（ＧａＡｓ／ＡＩＧａＡｓ
）を使用するデバイスは２次元電子ガス（２ＤＥＧ）を
形成する。このようなデバイスではドナー不純物は電子
が流れる能動チャネルから閉め出される。このようにド
ナー不純物が電子層から分離されると極めて高い電子移
動度が達成され、橿めて高速の動作例えば高速度スイッ
チングが可能となる。
−ａにＨＥＭＴＪｊｌ造は、ゲート・コントロールを受
けない直列抵抗領域の効果を低減させるため狭い凹み形
状をコントロール・ゲートに利用する。
このような構成はトランジスタを高いＲＦ利得と低いノ
イズをもって構成することを許すが、ゲートの凹み又は
ＧａＡｓに作られたみぞの台形側面が底面に突き当たる
部分の比較的鋭い角に電界が集まることによりソース・
ドレン間の降伏電圧が低く、例えば４ないし６ボルトと
なる。その結果降伏電圧はＡｆｆｉＧａＡｓ層のドーピ
ングレベルによらず、主としてゲート金属と２ＤＥＣと
の境界面の幾何学的形態によって決められる。
降伏電圧はゲート金属とドレンの凹みあるいはみぞの縁
端との間を分離することにより上昇するであろうが、こ
の分離は狭くかつ厳格にコントロールされたものでない
と電流制限効果と電流遅延効果がドープされたＡｌＧａ
Ａｓ層の表面空乏化と電界に関係するトラッピング・ブ
トラッピング効果の外に低温と暗黒時におけるＩ−Ｖ崩
壊の問題等を伴って生ずるため、−船釣に言って望まし
いものではない、更にゲート・ドレン間降伏電圧はゲー
トからドレンに向かっての寄生的電圧降下により上昇す
るてあらうか、これによってＲＦ比出力増大することは
ない。
〔発明が解決しようとする課題〕
この発明の課題は、従来技術の欠点を改良してゲート・
ドレイン間降伏電圧の改善を図ることにある。
〔課題を解決するための手段〕
この課題は請求項１に記載の手段により解決される。
この発明の１つの実施態様では変調ドープ電界効果トラ
ンジスタが第１半導体層とその上に形成された第２半導
体層を含み、製作時にエッチング・マスクとして使用さ
れる絶縁層は第２半導体層上に形成される。更にゲート
電極に対する貫通孔が絶縁層と第２半導体層を貫通して
第１半導体層内部にまで伸び、第１と第２の半導体層内
にある貫通孔内壁部分は互に逆の方向に傾斜している。
この発明の別の実施態様ではそれぞれの貫通孔内壁部分
が貫通孔の中心軸から第１と第２の半導体層の間の境界
面に向かって傾斜する。
更に別の実施態様では第２半導体層が絶縁層との境界面
においてアンダーカットされ、貫通孔は絶縁層内におい
て第２半導体層内よりも細（なっている。
〔実施例〕 図面についてこの発明を更に詳細に説明する。
図面はこの発明による高電子移動度トランジスタ（ＨＥ
ＭＴ）の断面構成を示すもので、ｌＯは無ドープと考え
てよいＧａＡｓ層である。層ｌＯに境を接して比較的高
濃度にｎ型ドープされたＡＮＧａＡｓ層１２が設けられ
る。この層はドナー層として作用し、層１２に接する層
１０の区域に２次元電子ガス（２ＤＥＧ）を作りこれを
能動チャネルとする。層１４は比較的高濃度にｎ型ドー
プされたＧａＡｓであり、その上に例えば窒化シリコン
（Ｓｉ３ＮＪ）の絶縁層１６が設けられる。
この層は下の半導体層に対して選択的にエッチングされ
る。ゲートの凹み１７は層１６内に貫通孔部分１５を持
つ０貫通孔は続いて１１４内で貫通孔部分２０．となり
、この部分は層１６内の部分１５より大きく、絶縁７１
１６が貫通孔部分２０の上に張り出すようになる０貫通
孔部分２０は半導体層１４中を進むにつれて次第に大き
くなり、半導体層１２との境界面に達する。その後は半
導体層１２内を進みながら次第に小さくなり、半導体層
１２内の底面２２に達する。要するにゲート貫通孔１７
の壁面は半導体層１４の内部では半導体層１２と１４の
間の境界面に向かって下向きに中心から離れるように傾
斜し、半導体層１２の内部ではこの境界面に向かって上
向きに中心から離れるように傾斜する０貫通孔１７はそ
の内部に形成された金属ゲート電極２４を含む。このゲ
ート電極は貫通孔のアンダーカット部分が電極で占めら
れないように絶縁層１６でマスクされながら製作過程中
に析出する。ゲート金属縁端と貫通孔縁端の精確なプロ
フィルは沈積中絶縁７１１６のマスキング範囲を変え又
層１２と１４の全体の厚さ又はそれらの厚さの比を変え
ることによって変化させることができる。
図に示した貫通孔１７の形状は（１００）面カットのＣ
ａＡｓ基板表面に（０１１）方向のゲートフィンガーを
置くことによって得られる。この方向は図の紙面内で水
平方向である。ＧａＡｓは選択的にエッチングされるか
ら、これによって〔０１１）方向に凹入する凹みプロフ
ィルとなる。
しかしＡｆｆｉＧａＡｓは非選択的にエッチングされる
から、ゲートの方向に無関係に円筒形プロフィルとなる
０層１２と１４がそれぞれＡｆＧａＡｓとＧａＡｓであ
ることに基づいて作られる形態は、図に示したようにゲ
ート金属底面とＡ　Ｉ　Ｇ　ａ　Ｊｉ　１２の間の比較
的平坦な境界面から両側のゆるやかな曲線に続くものと
なる。ゲート金属は孔１７をその側面まで満たしていな
いから、ゲート金属とＧ　ａ　Ａ　ｓ　／　Ａ　Ｉ　Ｇ
　ａ　Ａ　ｓ境界面の間に鋭角の境界面が発生すること
なくゲート金属に接して広がる薄く平坦なＡｊ！ＧａＡ
ｓ領域が避けられる。従ってこの凹みの縁端に強電界の
発生が阻止され、ゲート・ドレン間降伏電圧はゲート金
属に接して薄い寄生Ａｊ！ＧａＡｓｊｉを挿入すること
なく−ｈ昇する。この発明による構造について行った測
定ではゲート・ドレン関降伏電圧が確実に改善されてい
た。
【図面の簡単な説明】
図面はこの発明の実施例の断面構成を示す。 １０・・・無ドープＧａＡｓ層 １２−　ｎ型ドープＡｆＧａＡｓ層 １４−　ｎ型ドープＧａＡｓ層 １６・・・絶縁層 ２４・・・金属ゲート電極

Claims (1)

  1. 【特許請求の範囲】 １）ゲート電極、第１半導体層および第１半導体層上に
    第１境界面を形成するように設けられた第２半導体層を
    備え、 第２半導体層上に形成された絶縁性のエッ チング・マスク層と第２半導体層の間に第２境界面が形
    成され、 絶縁性のエッチング・マスクにはゲート電 極用の貫通孔があり、この孔は第２半導体層を貫通して
    第１半導体層に達し、第１と第２の半導体層を貫通する
    ときの第１と第２の側壁部分が互に逆方向の傾斜を示し
    、ゲート電極がこの孔内に形成されることを特徴とする
    変調ドープされた電界効果トランジスタ。 ２）第１と第２の側壁部分が貫通孔の長軸からそれぞれ
    の方向において第１境界面に向かって傾斜することを特
    徴とする請求項１記載の電界効果トランジスタ。 ３）貫通孔が第２境界面において絶縁性エッチング・マ
    スク層側よりも第２半導体層側において大きな断面積を
    持つことを特徴とする請求項２記載の電界効果トランジ
    スタ。 ４）貫通孔が第１半導体層の底面に達していることを特
    徴とする請求項３記載の電界効果トランジスタ。 ５）ゲート電極、実質上無ドープの第１半導体層、第１
    半導体上に形成された第１導電型の第２半導体層および
    第２半導体上に形成された第３半導体層を備え、第３半
    導体層上に形成された絶縁層にコントロール・ゲートを
    収容するため第１断面積の貫通孔があり、この貫通孔が
    第３半導体層を貫通して第２半導体層の底面に達してい
    ること、貫通孔には絶縁層の下でアンダーカット領域が
    あって絶縁層の直下では第１断面積より大きい第２断面
    積を持ち、第２半導体層内では第１半導体層に向かって
    拡がり第１と第２の半導体層の間の境界面で第３断面積
    に達し、その後は第１半導体層内で貫通孔の底面に向か
    って低下し底面において第４断面積となること、ゲート
    電極がこの貫通孔内に形成されていることを特徴とする
    請求項３記載の電界効果トランジスタ。 ６）ゲート電極が貫通孔の底面に境を接しトランジスタ
    の底部分を構成することを特徴とする変調ドープ電界効
    果トランジスタ。 ７）ゲート電極の底の部分が第４断面積よりも小さい断
    面積をもつことを特徴とする変調ドープ電界効果トラン
    ジスタ。
JP63194299A 1987-08-07 1988-08-02 変調ドープ電界効果トランジスタ Pending JPH0289324A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/083,751 US4774555A (en) 1987-08-07 1987-08-07 Power hemt structure
US83751 1987-08-07

Publications (1)

Publication Number Publication Date
JPH0289324A true JPH0289324A (ja) 1990-03-29

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ID=22180463

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Application Number Title Priority Date Filing Date
JP63194299A Pending JPH0289324A (ja) 1987-08-07 1988-08-02 変調ドープ電界効果トランジスタ

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EP (1) EP0314877A1 (ja)
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US4774555A (en) 1988-09-27
EP0314877A1 (en) 1989-05-10

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