JPH0290265A - コンピューター処理装置用の積分キャッシュを有するパイプライン - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、コンピューターの処理装置の技術分野に関し
、特に、キャッシュメモリーからレジスターへデータを
ロードし、且つ該レジスターからデータを該キャッシュ
メモリーに格納する方法及び装置に関する。

（従来技術とその問題点） 最新の処理装置の動作は、その速度を高めるためにパイ
プライン方式とされている。第２のロード動作は、第２
の動作がパイプラインを完全に通過する前にロード／格
納パイプラインに入る。−般には、データをレジスター
にロードし、又はレジスターからのデータを格納するキ
ャッシュメモリーはロード／格納パイプラインの外にあ
る。動作がロード／格納パイプラインを通過する時、キ
ャッシュメモリーがアクセスされる。若し適切なデータ
がキャッシュメモリーの正しいアドレスにあれば、ヒツ
トが戻され、該データはレジスターにロードされ、動作
のパイプライン処理が継続して行なわれる。要求された
データがキャッシュメモリー内に無ければ、ミスが戻さ
れ、そのデータを外部バスを介して主メモリーから取り
出さなければならない。該データが主メモリーから検索
されてキャッシュにロードされる様にミスに関して処理
が行なわれるまで、パイプラインは機能停止させられる
。主メモリーからの検索はパイプライン動作と較べると
割合に低速であることがあるので、キャッシュミスが多
数あれば、ロード／格納動作は、それらミスに関する処
理に支配されることとなる。これは、パイプライン処理
が狙いとする性能上の利点を無くすものである。

ベクトル処理装置は極めて高速に情報のアレイを処理す
る様に設計されている。該ベクトル処理装置は一般にデ
ータ記憶装置であるベクトルレジスターファイルを包含
し、これは、該ベクトルレジスターファイルに格納され
ているデータに作用する算術装置に接続されている。デ
ータはキャッシュメモリー等のメモリーからベクトルレ
ジスターファイルにロードされる。キャッシュメモリー
はベクトルレジスターファイルからデータを受け取って
格納することも出来る。キャッシュメモリー自体はデー
タを大きな主メモリーから受け取るが、これは一般には
バスによりベクトル処理装置に接続される。データをベ
クトルレジスターファイルにロードするべき時、ロード
／格納パイプラインはデータ要素を求めてキャッシュメ
モリーにアクセスし、バスを介してそれをベクトルレジ
スターファイルに送る。

命令をパイプライン処理するスカラー処理装置も、該パ
イプラインに必須のキャッシュを使用することから利益
を得るであろう。この場合にも、多数のキャッシュミス
があれば、パイプラインがそれらのミスに関する処理で
支配されることになりかねないとう問題がある。

（発明の概要） 本発明は、キャッシュをパイプラインの外に置くのでは
なくて分散型キャッシュをパイプライン内に包含させる
ことによってパイプラインの利点を保つ。これは、レジ
スターへデータをロードし且つレジスターからデータを
キャッシュメモリー内に格納するためにコンピューター
処理装置にパイプラインを設けることによって達成され
る。該パイプラインは、キャッシュメモリーからデータ
をレジスターにロードし、且つ該レジスターからデータ
をキャッシュメモリーに格納する手段を包含する。キャ
ッシュメモリーに対するこのロード要求及び格納要求は
パイプライン処理される。この様な分散型キャッシュを
パイプライン自体の中に設けることによって、キャッシ
ュにおけるデータのロード又は格納の速度を大いに向上
させることが出来る。

ロード動作中に生じることのあるミスを処理するために
、本発明の成る実施例は、要求がミスであったことを判
定するための手段に接続された読み出しミスバッファー
を設ける。読み出しミスバッファーは、目的を達しなか
った（ミスした）要求に付随するコマンドアドレスを格
納し、パイプラインの動作とは無関係にパイプライン外
からデータを得る。このデータはコマンド及びアドレス
情報を包含する。最後に、この読み出しミスバッファー
はキャッシュメモリー及びレジスターファイルを該コマ
ンドアドレスデータで満たす。

斯かる構成は、ベクトル処理装置に使用された時に特に
有益であるが、その理由は、ベクトルロード動作中にキ
ャッシュにロードされるアレイのデータ要素が互いに関
連していないからである。

従って、データ要素の一つがミスである時には、残りの
データ要素のパイプライン方式のロード処理の継続と同
時にそのミスを処理することが出来る。換言すると、パ
イプラインは、ミスの処理がされている間接能を停止す
る必要はない。パイプラインを停止させてキャッシュを
満たさなければならなくなる前に処理することの出来る
読み出しミスの数に関する唯一の制限は、使用される読
み出しミスバッファーの個数又はシステムに支援される
ことの出来る同時動作の個数である。

本発明は、単一のデータ要素をなるべく速く処理しよう
と試みるものではない。むしろ、ロード動作の目的では
個々の要素は互いに無関係であるので、全体のロードの
速度が最大となる。また、データをパイプライン処理し
てデータキャッシュにロードし、且つ並列動作でミスの
処理をすることによって行なわれる。これは、ミスの処
理をするパイプラインを停止させる。（これは個々の要
素をロードする最も速い方法であろう）代わりになされ
る。

キャッシュがスカラー処理装置におけるパイプラインの
一部である時、上記きことが言える。即ち、単一の命令
の動作速度が最大となる代わりに全体の動作の速度が最
大となる。

（実施例） ベクトル処理装置に使用される本発明の実施例が第１図
に示されている。該処理装置のロード／格納パイプライ
ン８は５個のステージを有する。

これらのステージは該パイプラインを伝播するパイプ項
目を管理する。アドレス生成器１０はベクトルコントロ
ーラ６からコマンドを受取り、これらのコマンドからパ
イプ項目を生成する。パイプ項目は、アドレス、要素番
号、バイトマスク、妥当性ビット、等の、１個又は複数
個の処理装置と主メモリーとの間のトランザクションを
開始させるのに必要な全ての情報を包含する。このトラ
ンザクションは、外部バス５０を介して行なわれる。

詳しく説明すると、代表パイプ項目は次のビットを包含
する。種類ピッｌ−＜２：Ｏ＞は、５個のステージの各
々に対して、そのパイプ項目について如何なるモードで
あるべきかを示す。該モードは、「通常」モード（ロー
ド又は格納）、無効化モード、又は読み出しく充填）モ
ードを含む。要素ピッ）＜５：Ｑ＞は、どの要素がロー
ド又は格納されるかを定める。妥当性ビットは、該パイ
プ項目の妥当性に関する情報を表わす。最後ビットは、
該パイプ項目が命令の最後のパイプ項目である時を示す
。ｒｄｏｎ’ｔ　ｃａｃｈｅ　Ｊビットはキャッシュ充
填に使われ、該パイプラインにキャッシュの妥当性検査
を行なわせず、該要素を単にベクトルレジスターファイ
ルに入れさせる。物理的アドレスビット＜２９　：　Ｏ
＞は、主メモリー内のデータ要素の物理的アドレスに対
応する。ロングワードマスクビット＜７　：　ｇ＞は、
ヘキサワード（後に定義する）内のどの要素をロード又
は格納するべきかを知るのに必要な情報を包含する。

アドレス生成器１０からのパイプ項目は仮想アドレスを
含む。翻訳バッファー１２は、該仮想アドレスを受取り
、それを物理的アドレスに翻訳する。翻訳バッファー１
２からパイプ項目（これは、今、物理的アドレスを包含
する）はキャッシュタグ参照ステージ１４に入る。この
参照ステージ１４は、該物理的アドレスをキャッシュイ
ンデックスとタグとに分解する。参照ステージ１４はキ
ャッシュ記憶場所のキャッシュインデックスをタグ記憶
装置３４に送る。タグ記憶装置３４はデータキャッシュ
３８内の項目についてのタグの記憶装置である。タグは
、物理的アドレスのビットの一部から成っている。デー
タキャッシュ３８内のデータの各ブロックにはタグが付
随している。

物理的アドレスのタグ部分（タグ比較データ）は、この
物理的アドレスによりアクセスされるキャッシュ記憶場
所についてタグデータ（タグ記憶装置３４内にある）と
比較される。この比較は、比較器１６によってなされる
。若しそれらのタグが一致すれば、比較器１６はビット
信号を出力し、若し一致しなければミス信号が出力され
る。キャッシュインデックスも、キャッシュタグ参照ス
テージ１４によりデータキャッシュ３８に送られである
。データキャッシュ３８に書き込みをすることを決定す
る前に該タグ比較の結果を知るため、遅延ステージ３５
がキャッシュタグ参照ステージ１４とデータキャッシュ
３８との間に介装されている。

パイプ項目及びヒツト信号又はミス信号はキャッシュデ
ータ格納ステージ１８に送られる。この時、データキャ
ッシュ３８はキャッシュ記憶場所の物理的アドレスを有
し、キャッシュデータ格納ステージ１８にヒツト信号が
ある限りはその記憶場所からデータを読み出すか又はそ
の記憶場所へデータを書き込む。データキャッシュ３８
は、ラッチ１９を介してキャッシュデータバス４０に接
続されている。キャッシュ３８からのデータを使用する
ベクトルレジスターファイルもキャッシュデータバス４
０に接続されている。

タグがタグ比較器１６によって突き合わせられた時、ヒ
ツト信号が生成され、データは、キャッシュデータ格納
ステージ１８により、データキャッシュ３８に接続され
たラッチ１９からキャッシュデータバス４０に押しやら
れ、又はベクトルレジスターファイル４２からキャッシ
ュデータバス４０を経てデータキャッシュ３８に押しや
られて格納される。若しタグ同士が一致しなければ、デ
ータはなお押しやられるがデータキャッシュ３８又はレ
ジスターファイル４２に無視される。

パイプ項目は１クロックサイクルで１ステージを通過す
るので、１個のパイプ項目は５サイクルでパイプライン
を通過する。本発明のベクトル処理装置においては、ロ
ード／格納コマンドは、従ってパイプ項目は、パイプラ
イン処理される。これは、第２のパイプ項目は第１のパ
イプ項目がパイプライン８を完全に通過する前に第１パ
イプ項目に続いてロード／格納パイプライン８に入るこ
とを意味する。第１図の実施例において、パイプライン
処理は、通常の動作中、何時でも５個のステージの全て
が連続するパイプ項目を包含し得る様に行なわれる。

ロード／格納パイプライン８は、ロード／格納コントロ
ーラ５２により決定された通りに、３個のモードのうち
の一つで作動する。ものモードは、ロードモード、格納
モード及びキャッシュ充填モードである。ロードモード
では、データはデータキャッシュ３８からベクトルレジ
スター４２にロードされる。格納モード中、データは、
条件付きで、データがミスするかヒツトするかに応じて
ベクトルレジスター４２からデータキャッシュ３８に格
納される。キャッシュ充填モードについては後述する。

ロード／格納コントローラは、パイプラインがどのモー
ドであるべきであるかをパイプラインのステージ知らせ
る信号を送出する。

ベクトルレジスターファイル４２内の各々の記憶場所に
アクセスするために、レジスターファイルアドレス（Ｒ
ＦＡ）がパイプライン８内の成る点からベクトルレジス
ターファイル４２へ送られる。ＲＦＡは各パイプ項目の
ビットの一部（例えば、６ビツト）である。これらのビ
ットから、ベクトルレジスターファイル４２は、ロード
動作中はキャッシュ３８からのデータをどこに格納する
べきかを知り、また格納動作中は、どこからファイル４
２内のデータが検索されキャッシュ３８に送られるべき
か、を知る。

パイプライン内の、ＲＦＡが「送出され」てベクトルレ
ジスターファイル４２へ送られることとなる点は、動作
の種類に依って異なる。それは、各動作に必要とされる
キャッシュデータバスタイミングが異なるからである。

色々な動作のタイミングについては、第２図ないし第４
図を参照して詳細に後述する。今は、格納動作ではＲＦ
Ａはアドレス生成ステージ１０の後で送出れ：キャッシ
ュ充填動作ではタグ比較ステージで送出され、ロード動
作ではキャッシュデータ格納ステージ１８の後で送出さ
れることを言えば充分である。これらの各ステージ後の
ＲＦＡはマルチプレクサ５１に送られ、該マルチプレク
サは、ロード／格納コントローラ５２からの制御信号に
応じて適当なＲＦＡ入カシカライン適当ＦＡがマルチプ
レクサ５１から遅延う７チ５３に出力され、これからベ
クトルレジスターファイル４２に出力される。

ロード動作中、全てのタグが一致して全てのキャッシュ
要求がヒットすれば、何の問題も生じない。しかし、時
にはキャッシュミス（タグが一致しない時）があり、デ
ータキャッシュ３８内の指定された物理的アドレスに妥
当なビットが無いことが示される。要求されたデータは
結局はキャッシュ３８から読み出され得る様に、これら
のキャッシュミスの処理が行なわれなければならない。

ロード動作中の読み出しミスの処理は、要求されたデー
タを外部バス５０を介して他の処理装置又は主メモリー
から得る処理を含む。要求されたデータは、データキャ
ッシュ３８の指定された物理的アドレスに充填され、次
にベクトルレジスターファイル４２へのキャッシュデー
タバス４０へ押しやられる。

ミスに関する上記の処理は、色々な方法で実行され得る
物である。割合に低速の方法は、読み出しミスがあった
時にパイプラインを停止させ、外部バス５０を介してデ
ータを取り出し、該データをキャッシュ３８に充填して
、次にパイプラインを再始動させる方法である。この方
法は、キャッシュがパイプラインの一部でない時に使わ
れる。

この方法の速度は、外部バス５０がキャッシュ３８への
要求されたデータを得ることの出来る速度により限定さ
れる。その時まで、他のロードが実行される。

本発明は、パイプラインが依然として動作して（ロード
を実行して）いる間に読み出しミスの処理を行なうこと
によって、この制限を回避するものである。本発明は、
読み出しミスバッファー２６ａ−ｄを使って実施される
。４個の読み出しミスバッファー２５ａ−ｄが第１図に
示されているが、読み出しミスバッファーを何個使用し
てもよい。ロード動作中にミス信号を受け取ると、キャ
ッシュデータ格納ステージ１８はデータをキャッシュ３
８からキャッシュデータバス４０へ送出しない。その代
わりに、キャッシュデータ格納ステージ１８は、パイプ
項目内のコマンドアドレスをロード／格納内部コマンド
アドレスバス４５を介して利用可能な読み出しミスバッ
ファー２６　ａに送る。連続するパイプ項目がヒツトし
たとすると、キャッシュ３８からのロードは、読み出し
ミスバッファー２６ａが後述する様に外部バス５０を介
して主メモリーからのデータで充填されている間、継続
して行なわれる。

読み出しミスバッファー２６ａ−ｄは、各々、パイプ項
目目のコマンドアドレスと、そのコマンドアドレスに対
応する数個のデータ要素とを保持する。（例えば４個の
バッファーを包含する。外部バスコントローラ５８は、
コマンドアドレスヲ受け入れるバッファーのために主メ
モリーからデータを要求する。データ要素が外部バス５
０を介して受け取られてゆく時、外部バスコントローラ
５８は、対応する読み出しミスバッファー２６ａ−ｄ内
のデータバッファーへ該データを充填する。

読み出しミスバッファー２６ａ−ｄが完全に充填された
時、データをキャッシュ３８に充填することが出来ると
いうことをロード／格納コントローラ５２に示す内部フ
ラグを立てる。

同様にして、他の３個の読み出しミスバッファー２６ａ
−ｄについても、別に３個の読み出しミスがあった時に
処理が行なわれる。ロード／格納パイプライン８がロー
ド／格納コントローラ５２によって機能停止させられる
のは、４個の読み出し、ミスがあって、利用可能な読み
出しミスバッファーが無くなった後である。この時、ロ
ード／格納コントローラ５２はパイプライン８をキャッ
シュ充填モードに転換させる。現在パイプライン内にお
いて活きている全てのパイプ項目について処理が中断さ
れる。一方、ミスした第１コマンドアドレスを受け取っ
た読み出しミスバフファー２６ａが外部バス５０からデ
ータを受け取った時、バッファー２６ａに格納されてい
るコマンドアドレスはコマンドアドレスバス４５を介し
てキャッシュタグ参照ステージ１４に送られて、パイプ
ラインがキャッシュ充填モードとなっているので、タグ
記憶装置３４内で妥当せと割り振られる。ロード／格納
コントローラ５２は、データを読み出しミスバッファー
２６ａからロード／格納内部データバス４７ヘラツチ２
０を通して送出し、且つキャッシュデータバス４０へ送
出する。該データは、キャッシュ充填ＲＦＡにより指示
された通りに、適当なベクトルレジスターファイル４２
にロードされる。該データは、その後、ラッチ１９を通
してデータキャッシュ３８に書き込まれる。アドレス生
成器１０は、最後のミス（この場合には４番目のミス）
を起こしたパイプ項目に続いたパイプ。

項目を再生させることを支援している。

この実施例において、空の読み出しミスバッファー２５
ａ−ｄが今は少なくとも１個存在するので、パイプライ
ンはその後は以前とは同様に処理を継続する。他の読み
出しミスが生じると、パイプラインは再び停止させられ
て上記の手順が反復されるので、読み出しミスバッファ
ー２６ａは再び利用出来なくなる。しかし、読み出しミ
スバッファー２６ａからキャッシュを充填する代わりに
、第２の読み出しミスコマンドアドレスを受け取った読
み出しミスバッファー（例えば２６ｂ）は、データキャ
ッシュ３８を充填するバッファーとなる。換言すれば、
読み出しミスバッファー２６ａ−ｄは、要求された時、
読み出しミスがラウントロピンＦＩＦＯ順に該バッファ
ーに割り当てられた順に、データキャッシュ３８を充填
する。

図に示されている実施例において、充填動作は、バッフ
ァー割り付けの順で行なわれる。他の実施例では別の順
で充填をする。ベクトルが完全に走査された後、ロード
動作を完了させるために、要求されたデータが利用可能
となった時に読み出しミスバッファー２５ａ−ｄから該
データで充填される。このデータは、ロード／格納デー
タバス４７とベクトルレジスター４２へのキャッシュデ
ータバス４０とへ送出される。要求されたデータが全て
キャッシュ３８に充填され、ベクトルレジスター４２に
ロードされた後、ロード動作は完了する。

ベクトルレジスター４２からデータキャッシュ３８への
データの格納は複雑ではない。データキャッシュ３８は
タグ比較器１６にヒツトがあった時、格納動作中に変更
されるだけである。若しキャッシュミスがあれば、デー
タキャッシュ３８は変更されない。このことの唯一の結
果は、ロード動作でデータがデータキャッシュ３８から
ベクトルレジスター４２ヘローされるべき時にミスが発
生し、該ミスが前述の様にして処理されることである。

干渉性の理由から、システムの残りの部分がデータキャ
ッシュ３８内に何があるのかを何時でも知っていること
が重要である。この目的のために、格納動作中コマンド
アドレスがアドレスＦＩＦＯ５４に送られ、そのコマン
ドアドレスにか対応するベクトルレジスターファイル４
２からのデータがデータＰＩＦＯ５６に送られる。これ
らのＦＩＦＯ５４，５６から、そのアドレス及びデータ
は外部バスコントローラ５８を通して外部バス５０へ送
出され、システムに送られる。以上の説明は、直接写像
ライトスルー・データキャソシユ（ｄｉｒｅｃｔ　ｍａ
ｐｐｅｄ　ｗｒｉｔｅ−ｔｈｒｏｕｇｈ　ｄａｔａ　ｃ
ａｃｈｅ）についてのものである。他の実施例はライト
バックデータキ＋７シユ（ｗｒｉｔｅ−ｂａｃｋ　ｄａ
ｔａ　ｃａｃｈｅ　）を処理することが出来る。

ＰＩＦＯ５４，５６は、１個の完全なベクトル格納動作
を受け持つことが出来る大きさを持っている。これは、
同時ロード動作にパイプライン８を使用することを可能
にする。一実施例は、読み出しミスがロード動作中に発
生したならば、そのロード動作を、格納動作が完了すく
まで待機させる。万一、格納動作中に翻訳バッファーミ
スがあったならば、格納動作は停止させられ、外部バス
５０を介して読み出しミスの処理が行なわれる。

換言すれば、外部バス５０の使用に関しては翻訳バッフ
ァーミス動作は格納動作に対して優先権を有する。

説明を容易にする目的で、個々のカッドワード（８個の
隣接するバイト）要素を表わすパイプ項目を使って本発
明の説明をした。しかし、図示した実施例においては、
単一のパイプ項目が４個の位置合わせされたカッドワー
ド要素（ヘキサワード）を表わす。この場合、パイプ項
目はキャッシュタグ参照ステージ１４でその構成要素で
あるカッドワードに分解され、それらのカットワードア
ドレスは一時に１個ずつデータキャッシュ３８から取り
出される。１サイクル当り１個のカットワードがデータ
キャッシュ３８から送出され得るので、アドレス生成器
１０は、分解中、該ヘキサワードの最後のカットワード
に到達するまで機能停止させられる。若し読み出しミス
があれば、ヘキサワード全体が検索されて、結局は読み
出しミスバッファー２５ａ−ｄ及びデータキャッシュ３
８に充填される。ヘキサワードの例が第１３図示されて
いる。この例では、このヘキサワードは位置合わせされ
ていないことに注意するべきである。

即ち、ロングワードｌは左に無いので、ロングワード１
及び２を含む第１のカッドワードは位置合わせされてい
ない。これを考慮して、サイク種類情報（後述する）と
、アドレス生成器１０によるアドレス及びアドレス＋１
の生成は該情報のベクトルレジスター４２への適切な書
き込みを可能にする。

読み出しミスバッファー２６ａ−ｄを使って４個のカッ
トワードを一時に得る方法はロード処理の速度を向上さ
せるものである。それは、そのうちの一つのカットワー
ドがミスすれば該ヘキサワード内の全ての位置合わせさ
れたカットワードがミスすることになるからである。

他の実施例は、ヒットが生じると単一のカッドワード要
素をロードするが、読み出しミス後には、ミスしたカッ
トワードが属するヘキサワードを検索する。キャッシュ
充填中、該ヘキサワードは分解されるが、ミスしたカッ
ドワードのみがベクトルレジスターファイル４２にロー
ドされ、一方、該ヘキサワード全体がキャッシュ３８に
充填される。

サイクル種ｉ　（ＣＴ）もパイプ項目の一部であり、ど
の種類の要素が、例えばカットワード又はロングワード
が使われるか、そしてそのカッドワード内でのロングワ
ードの位置合わせについてベクトルレジスターファイル
４２に知らせる。パイプ項目データは、倍精度数（カッ
トワード）又は２個のロングワード（単精度浮動小数点
）又は整数であることが出来る。主メモリーにおいてロ
ングワードは物理的に位置合わせされるので、ロード／
格納装置は、所望のロングワードがカッドワードの上側
ロングワード又は下側ロングワードにあるデータを送信
し又は受け取ることをベクトルレジスター４２に要求す
ることが出来る。これはＣＴにより指定される。ＣＴは
、パイプライン８の、ＲＦＡと同じ記憶場所から排出さ
れる。

前述した様に、ＲＦＡは、パイプライン８がどのモード
となっているかに応じてパイプラインの異なるステージ
から排出される。第２図ないし第４図は、第１図の構成
要素のうちのいくつかを、図面において色々な動作のタ
イミングを示す説明の目的で再構成して示す。

第２図は、ロード動作についてのパイプライン構成を示
し、ここでデータはキャッシュからベクトルレジスター
４２ヘロードされる。ステージＩＬにおいて、アドレス
生成ステージ１０は仮想アドレスを生成する。翻訳バッ
ファー１２は、その仮想アドレスをステージ２Ｌにおい
て翻訳し、物理的キャッシュタグデータがステージ３し
て参照される。タグ比較はステージ４して行なわれ、デ
ータキャッシュ３８からステージ５Ｌにおいてラッチ１
９へ違い込まれ、ＲＦＡはキャッシュデータ格納ステー
ジ１８から排出される。ステージ６Ｌにおいて、ＲＦＡ
及びデータはそれぞれランチ５３及び１９に追い込まれ
る。ステージ７Ｌにおいて、ＲＦＡ及びデータはベクト
ルレジスターファイル４２に追い込まれる。電気的制約
及びタイミングに関する制約を満たすために、データキ
ャッシュ３８及びキャッシュデータ格納ステージ１８の
前にラッチを使用することが出来ることに注意しなけれ
ばならない。そのラッチは、当業者が容易に理解するで
あろう様に、タイミング競争及びロード状態を防止する
。

キャッシュ充填動作についてのパイプライン構成が第３
図に示されている。ステージＩＣＦにおいて、充填され
るべきコマンドアドレスが一つの読み出しミスバッファ
ー２６ａ−ｄ　（例えば２６ａ）からコマンドアドレス
バッファー４５に追い込まれる。ステージ２ＣＦにおい
て、読みだしミスバッファー２６ａに充填されてあった
データがロード／格納内部データバス４７に送出される
。

そのコマンドアドレスについてのタグはキャッシュタグ
索引１４によりタグ記憶装置３４に書き込まれ、これは
キャッシュ充填モードではアロケータとして作用する。

ＲＦＡはキャッシュタグ参照ステージ１４から追い出さ
れる。ステージ３ＣＦにおいて、データ及びＲＦＡは、
このモードでは比較器としてではなくてラッチとして作
用するタグ比較器１６によってパイプ項目がラッチされ
るのと同様にラッチされる。ステージ４ＣＦにおいて、
内部データバス４７上のデータはキャッシュデータバス
４０及びベクトルレジスターファイル４２に追い込まれ
る。この時、ＲＦＡもベクトルレジスターファイル４２
へ進められる。最後に、ステージ５ＣＦにおいて、デー
タはラッチされ、キャッシュデータバス４０及びデータ
キャッシュ３８へ追い込まれる。

格納のための構成が第４図に示されている。ステージＩ
Ｓにおいて、仮想アドレスが生成され、ＲＦＡがアドレ
ス生成ステージ１ｏ外へ追い出される。ステージ２Ｓに
おいて、仮想アドレス物理的アドレスに翻訳され、ＲＦ
Ａはキャッシュデータバス４０上でベクトルレジスター
ファイル４２へ進められる。固有の２サイクルの遅延が
あるので、データは２サイクル後に現われる。物理的キ
ャッシュタグデータがステージ３ｓにおいて参照される
。ステージ４Ｓにおいて、タグデータとタグ比較データ
とが比較され、ベクトルレジスターファイル４２は、Ｒ
ＦＡにより指定されたデータをキャッシュデータバス４
０へ追いやり、ランチ１９にラッチさせる。このデータ
はステージ５ｓでデータキャッシュ３８へ追い込まれる
。データは、若しキャッシュヒットがあればデータキャ
ッシュ３８に書き込まれ、若しキャッシュミスがあれば
無視される。

第２図ないし第４図は第１図の色々な構成要素を異なる
位置に示しているが、それら構成要素間の接続関係は第
１図と同じである。この再構成は、三つの異なる動作モ
ードにおける第１図の実施例のタイミング及び動作の理
解を助けることを目的とするに過ぎない。「再構成」は
、制御信号を色々な構成要素に送るコントローラ６によ
ってなされる。

下記の、第５図ないし第１１図に示されているタイミン
グ図は、上記の本発明の原理による発明の動作の例を幾
つか示す。

第５図を参照すると、ロード／格納パイプラインにおけ
るロード動作のタイミング図が示されている。ロード動
作のパイプラインステージ構成は第２図に示されている
。このタイミング図は６要素ロ一ド動作を示す。第５図
の目的上、キャッシュタグ比較器１６は常に一致又はヒ
ツトを生成すると仮定する。この特別のベクトルロード
命令は、■要素当り８バイトの情報を転送する６要素ロ
ード命令である。

ロード／格納パイプライン８は、時刻ｔＱにおいて第５
図に示されているコマンド又はベクトル命令をアドレス
生成器１０に入力することによって機能する。アドレス
生成器１０は、そのベクトル命令を、該命令を完成させ
る外部パストランザクションの有効なシーケンスに分解
する。アドレス生成器１０からの出力はパイプ項目と呼
ばれる。

ロード／格納パイプラインの残りの全てのステージはパ
イプ項目を受け取り、送信する。第５図に示されている
様に、時刻１０においてパイプ項目について生成される
アドレスは要素０について４０８　　（ｈｅｘ）である
。パイプラインはカッドワードロード動作のための通常
モードにある。

時刻ｔｌにおいて、要素０は、矢６０で示されている様
に、パイプを通してトランザクションバッファー１２へ
送られる。アドレス生成ステージ１０からの仮想アドレ
スは、トランザクションバッファーエ２によって物理的
アドレスに翻訳される。

パイプラインの性質により、次の要素１は時刻ｔ１にお
いてパイプのアドレス生成ステージ１０に入る。再び、
アドレス生成ステージは、ベクトル命令を、そのベクト
ル命令を完成させるトランザクションに分解する。要素
１についてのアドレス生成ステージ１０の出力は、仮想
アドレスを有する完全な外部パストランザクションであ
る。

時刻ｔ２において、要素Ｏは、矢６１で示されている様
に、トランザクションバッファー１２からキャッシュタ
グ参照ステージ１４内ヘシフトされる。キャッシュタグ
参照ステージ１４は、物理的アドレスについてタグ記憶
装置３４内のタグを参照し、それをキャッシュタグ比較
器１６に戻す。

要素Ｏは時刻ｔ３においてキャッシュタグ比較器１６に
転送され、ここでタグの比較が行なわれる。

第５図において全てのキャッシュ比較が一致又はヒツト
を生成すると仮定すると、要素Ｏは矢６３で示され且つ
第２図に図示されている様に、時刻ｔ４でデータキャッ
シュ３８において読み出される。該データはデータキャ
ッシュ３８の外へ追い出され、キャッシュデータバス４
ｏ上に置がれるべくラッチ１９へ追い込まれる。また時
刻ｔ４において、ＲＦＡはキャッシュデータ格納ステー
ジ１８からラッチ６２へ追い込まれる。

時刻ｔ５において、矢６４で示されている様に、ＲＦＡ
／ＣＴはラッチ６２からキャッシュデータバス４０上に
追い出される。更に、要素０についてのデータはラッチ
１９からキャッシュデータバス４０上へ追いやられ、該
キャッシュデータバスはベクトルレジスター４２に書き
込んで要素０についてのロード動作を完了させる様に命
令される。

時刻ｔ２に戻ると、矢６５で示されている様に要素１が
アドレス生成器１０から翻訳バッファー１２へ送られる
のが分かる。更に、要素２は、今、パイプラインのアド
レス生成器ｌＯへ入る。

要素１は、矢６６−６９で示されている様に、ロード／
格納パイプラインのステージ１４．１６．３８及び４０
を通してシフトされる。更に、要素２−５はこの第１要
素の背後でパイプラインを通して順にシフトする。この
様にして、６要素ロ一ド動作は時刻１１０で完了する。

従って、キャッシュタグ比較器１６がミスを生成しない
時は、読み出しミスバフファー２５ａ−ｄは使用されな
い。

第２図及び第３図と関連させて第６−６Ｃ図を参照する
と、８要素ベクトル力ツドワードロード動作が示されて
おり、ここではキャッシュミス信号はキャッシュタグ比
較器１６で生成される。作動時、時刻ｔｏにおいて、要
素Ｏはアドレス生成器ｌＯに入る。アドレス生成器１０
の動作は、第５図のベクトルロード動作において上記し
たのと同じである。要素Ｏは、矢８０で示されている様
に、時刻ｔ１でパイプを翻訳バッファーステージ１２へ
通過する。要素０はステージを矢８１及び８２で示され
ている様にキャッシュタグ参照ステージ１４を通して転
移し続けてキャッシュタグ比較器１６へ入る。この場合
も、ロードパイプラインの動作は上記と同じである。

しかし、時刻ｔ３においてキャッシュタグ比較器１６は
タグ比較を行ない、これはキャッシュミスを生じさせる
。従って、ブロック８３から分かる様に、要素Ｏについ
てのコマンド／アドレスはロード／格納内部コマンドア
ドレスバス４５を介して４個の読み出しミスバッファー
２５ａ−ｄのうちの最初の読み出しミスバッファーにロ
ードされる。

後続のパイプ項目、要素１−３、は各要素がキャッシュ
タグ比較器１６においてキャッシュミスを生成するまで
順にパイプを通過する。各キャ・ノシュミスは、タイミ
ング図にブロック９０−９２で示されている様にコマン
ドアドレスバス４５を通してパイプ項目のコマンドアド
レスを順次に４個の読み出しミスバッファー２５ａ−４
の一つにロードする。タイミング図の時刻ｔ６から分か
る様に、４個の読み出しミスバッファー２５ａ−ｄの全
てが充填される。しかし、要素４．５及び６は、４番目
のミスがフ゛ロック８９においてキャッシュタグ比較器
１６によって生成される前にパイプラインに入ってしま
っている。

読み出しミスバッファー２６ａ−ｃｔ内のパイプ項目要
素０−３の処理は、メモリーからキャッシュ充填情報を
取り出す外部バス５８により処理される。パイプライン
は４個の読み出しミスを４個の連続するクロックパルス
で読み出しミスバッファー１（ｉａ−ｄ内に入れて待ち
合わせさせるので。

若し別の読み出しミスが発生すれば、最早使用すること
の出来る読み出しミスバッファーは無い。

しかし、上記した様に、処理されてないパイプラインに
おいて３個のベクトル要素アドレスが既に進行し始めて
いる。

従って、時刻ｔ７及びｔ８において示されている様に、
パイプライン８は、読み出しミスバッファー２６ａ−ｄ
が外部バス５８によって処理されている間は停止してい
なければならない。アドレス生成器１０は、４番目のキ
ャッシュミスを起こしたパイプ項目要素に続くパイプ項
目要素に対して後援をする。

時刻ｔ９は、ブロック９３で示されている様にアドレス
生成器１０にパイプ項目５を保持することを示す。同じ
時刻ｔ９において、要素４は、ブロック９４で示されて
いる様に翻訳バッファー１２に保持されている。

第１の読み出しミスバッファー２６ａの処理が外部バス
５８によりなされた後は、ブロック９５で示されている
様にデータ情報がコマンドアドレスバス４５上で利用可
能となる。時刻ｔｌｏにおいて、パイプラインは継続し
、ブロック９６及び９７でそれぞれ示されている様に、
要素５はアドレス生成器１０内にあり、要素４は翻訳バ
ッファー１２におけるヒツトを記録する。コマンドアド
レスは今はコマンドアドレスバス４５上で利用可能とな
っており、且つ全ての読み出しミスバフファーが充填さ
れているので、パイプラインはキャッシュ充填モードに
転換され、キャッシュ充填についての物理的アドレスは
、ブロック９８に示されている様にキャッシュタグ参照
ステージ１４に送られる。またブロック９８に示されて
いる様に、該アドレスは参照ステージ１４で割り振られ
妥当性検査をされる。同時に、該データは、ブロック２
００で示されている様に内部データバス４７上で利用可
能である。

時刻ｔｌｌに続いて、ブロック９９は、要素６がアドレ
ス生成器１０において作動可能であることを示す。パイ
プラインの下流側の次のステージで、要素５は、ブロッ
ク１００で示されている様に翻訳バッファー１２におけ
るヒツトを記録する。

更に、ブロック１０１で示されている様に要素４につい
てのキャッシュタグ参照がキャッシュ参照ステージ１４
で行なわれる。ブロック１０２で示されている様に、キ
ャッシュタグ比較器１６は、今、要素０のキャッシュ充
填を受け取る。同時に、キャッシュデータバス４０は、
ブロック１０３で示されている様に内部データバス４７
から充填データを受け取る。更に、充填ＲＦＡ及びＣＴ
はキャッシュデータバス４０上へ進められる。

時刻ｔ１２において、最後の要素７がアドレス生成器１
０に入る。更に、要素６及び５はブロック１０５及び１
０６で示されている様にロードパイブライン８を継続し
て通過する。しかし、時刻ｔ１２において、要素４は、
ブロック１０７で示されている様にキャッシュタグ比較
器１６におけるキャッシュミスに遭遇する。前述の場合
と同様に、このキャッシュミスは、ブロック１０９で示
されている様にコマンドアドレスバス４５を使って使用
可能な読み出しミスバッファー２６ａをロードする。同
じ時刻ｔ１２に、ブロック１０８で示されている様に読
み出しミスバッファーからのキャッシュデータバス４０
上にあった要素０からの情報がデータキャッシュ３８に
書き込まれる。

第６図及び第６Ａ図から分かる様に、４個の読み出しミ
スバッファー２５ａ−ｄは再び充填され、従ってロード
パイプラインは、時刻ｔ１３及びｔ１４に示されている
様に、排出し、保持し、要素５を後援しなければならな
い。この「排出」という用語は、パイプラインの全ステ
ージがその動作を完了することを可能にすることを意味
する。時刻ｔ１４において、ブロック１１０及び１１１
でそれぞれ示されている様に、要素６はアドレス生成器
１０にあり、要素５は翻訳バッファー１２にある。

ブロック１１２は、コマンドアドレスバス４５が読み出
しミスバッファー２６ａ−ｄの一つに置かれた第２の要
素であった要素１の処理をするための情報を使用可能に
している。従って、時刻ｔ１５において、パイプライン
８は継続し、ブロック１１３及び１１４でそれぞれ示さ
れている様に要素６はアドレス生成器１０にあり、要素
５は翻訳バッファー１２におけるビットを記録する。更
に、外部バス５０により処理された要素１についてのデ
ータが、今、ブロック１１６で示されている様に内部デ
ータバス４７上で使用可能となっている。該アドレスは
、ブロック１１５で示されている様にコマンドアドレス
バス４５からキャッシュタグ比較器１６へ入力される。

割り振りと妥当性検査処理はキャッシュタグ参照ステー
ジ１４により行なわれる。時刻ｔ１６に続いて、パイプ
項目要素７が再びパイプライン８のアドレス生成器１０
に入る。更に、要素６は翻訳バッファー１２におけるヒ
ツトを記録し、要素５はキャッシュタグ参照ステージ１
４にタグ参照を行なわせる。時刻ｔ１６において、キャ
ッシュタグ比較器１６は、ブロック１１７で示されてい
る様に要素１のキャッシュ充填を受け取る。更に、キャ
ッシュデータバス４０は、今、ベクトルレジスター４２
に書き込みをするためのバス４０上に要素１についての
データ及びＲＦＡ／ＣＴを使用可能にしている。

時刻ｔ１７において、ブロック１１９に示されている様
に、データキャッシュ３８は要素１に書き込ませて、そ
の要素についてのキャッシュ充填を完了させる。同時に
、要素５はキャッシュタグ参照ステージ１４からキャッ
シュタグ比較器１６に進み、そこでキャッシュミスがブ
ロック１２０で示されている様に生成される。再び、要
素５のキャッシュミスは、ブロック１２１に示されてい
る様にコマンドアドレスバス４５を通して使用可能な読
み出しミスバッファー２５ａ−ｄの一つにロードされる
。

ロードパイプラインを走らせると共にキャッシュ充填の
処理をするこのシーケンスは、時刻ｔ２９においてブロ
ック１２２（第６Ｂ図）で示されている様に最後の要素
７がキャッシュタグ比較器１６においてキャッシュミス
に出会うまでパイプ内で継続する。時刻ｔ２９において
、要素７におけるキャッシュミスは、ブロック１２３で
示されている様にロード／格納内部コマンドアドレスバ
ス４５を通して使用可能な読み出しミスバッファー２６
ａ−ｄの一つにロードする。同時に、ブロック１２４に
示されている様に、要素３が、先に要素０−２について
行なわれた様にキャッシュデータバス４０からデータキ
ャッシュ３８に書き込まれる。

読み出しミスバッファー２６ａ−ｄが再び充填されるの
で、ロードパイプラインは、時刻ｔ３０及びｔ３１に図
解されている様に排出し、保持し、後援する。最後に、
時刻ｔ３２において、要素４は外部バス５０により処理
されており、時刻ｔ３３−ｔ３５に図示されている様に
パイプラインに戻され得る状態となっている。要素４は
、先に前の要素について行なわれた様に、そのキャッシ
ュミスを充填させる。ベクトル命令についてはこれ以上
の要素は最早アドレス生成器１０にロードされないので
、ロードが全部完了するまでパイプライン８はキャッシ
ュ充填モードに留まって、残っている読み出しミスバッ
ファーの処理をする（第６Ｃ図）。

非単一スドライド・ベクトルロード動作（ｎｏｎ−ｕｎ
ｉｔｙ　５ｔｒｉｄｅ　ｖｅｃｔｏｒ　１ｏａｄ　ｏｐ
ｅｒａｔｉｏｎ）の別の実施例が第７−７Ｄ図に示され
ている。第７−７Ｄ図のタイミング図は６要素ロ一ド動
作を示し、その場合、各要素はキャッシュミスに出会う
。ロード動作は、はぼ、第６−６Ｃ図について前述した
様に行なわれる。しかし、ブロック２０２−２０８（第
７図）で示されている様に、読み出しミスバッファーを
充填する４番目のキャッシュミスの後、キャッシュ充填
モードは上記とは別様に行なわれる。

動作において、キャッシュ充填モードは、時刻ｔｌｏで
ブロック２１０に示されている様に（第７Ａ図）コマン
ドアドレスバス４５上にコマンドアドレスを使用可能と
する。時刻ｔ１１において、該アドレスはキャッシュタ
グ参照ステージ１４に入力されて、割り振り及び妥当性
検査をされる。

第７−７Ｄ図の実施例は、第６−６Ｃ図において上記し
た単一のカッドワードではなくて情報のへキサワードを
読み出しミスバッファーに戻す。

従って、非単一スドライド動作には唯一のカットワード
が必要であるが、キャッシュタグ参照ステージはへキサ
ワードアドレスを、時刻ｔ１２ないしｔ１４の間に示さ
れている様に、その４個のカッドワードに分解しなけれ
ばならない。分解時間中、パイプラインのアドレス生成
器１０及び翻訳バッファー１２ステージは時刻ｔ１４の
最後の分解まで持続する。

各カッドワードについてのデータは、ブロック２１２−
２１８で示されている様に内部データバッファー４７上
に順次に進められる。次のクロックパルスで、時刻ｔ１
２ないしｔ１５の間に示されている様に３亥データはキ
ャッシュデータバス４０上に進められる。同時に（ｔ１
２−ｔ１５）、ＲＦＡ／ＣＴはキャッシュデータバス４
０上に進められる。唯一のカッドワードが必要とされる
ので、ＲＦＡ及びＣＴは、ヘキサワードのうちの１個の
カッドワードについてのみ妥当である。これは、時刻ｔ
１３で、妥当なカッドワードアドレス４０８を有する要
素Ｏについて示されている。次のクロックパルスｔ１４
で、データキャッシュ３８に充填データが書き込まれる
。

このプロセスは、ロード動作における全ての要素につい
て上記した様に′ｍ続される。第７−７Ｄ図は、単一の
カッドワードが必要であっても外部バスがヘキサワード
の情報を取り出すことを可能にする。

第４図と関連させて第８図を参照すると、そこには８個
の要素を有するベクトル格納動作のタイミング図を示さ
れている。第８図の動作は、時刻ｔＱでブロック１４０
に示されている様に要素０から始まるパイプ項目のシー
ケンスを作り出すアドレス生成器１０の動作から開始す
る。要素０は時刻ｔ１で矢１４１により示されている様
にパイプラインを下って翻訳バッファー１２へ進む。ア
ドレス生成器１０からの仮想アドレスは、翻訳バッファ
ー１２において物理的アドレスに翻訳され同時に、ＲＦ
Ａ／ＣＴは、ブロック２２２に示されている様にキャッ
シュデータバス４０上に進められる。格納動作はデータ
をベクトルレジスター４２から読み出す。

その後、物理的アドレスは、時刻ｔ２において矢１４３
で示されている様にキャッシュタグ参照ステージ１４に
装入される。時刻ｔ３において矢１４５で示されている
様にキャッシュタグが参照され、要素０はキャッシュタ
グ参照ステージ１６に進む。また、時刻ｔ３において、
ブロック２２４で示されている様にベクトルレジスター
４２は該データをキャッシュデータバス４０上に進める
。

キャッシュタグ比較器１６は、ブロック１４６で示され
ている様にタグ比較を行なう。最後に、時刻ｔ４におい
て、タグ比較（ブロック１４６）の結果がキャツシュヒ
ツトであった時、ブロック１４８で示されている様に該
データはキャッシュデータバス４０からデータキャッシ
ュ３８に書き込まれる。しかし、若しタグ比較の結果が
キャッシュミスであれば、キャッシュは変更されない、
この動作は、第８図に示されている様に格納動作全体に
ついて継続される。

第９図及び第９Ａ図を参照すると、そこには単一ストラ
イドを有するベクトルロード動作が示されている。スト
ライドが単一である時、ベクトル要素はメモリー内に隣
接して格納される。従って、アドレス生成器１０により
生成される各パイプ項目は複数の要素を表わす。これは
、隣接するメモリー記憶場所にアクセスする時に、より
大きな外部バス帯域幅を利用する。第９図及び第９Ａ図
を第２図と関連させて見ると、１７個の要素をロードす
る５ヘキサワ一ドベクトル動作が示されており、ここで
はキャッシュタグ比較器１６が連続的にヒットを生成す
ると仮定されている。

一般に、単一ストライド動作についてのロード／格納パ
イプライン８の動作は、上記の非単一ストライド動作に
ついてのものと同じである。しかし、アドレス生成器１
０は要素Ｏから始まるパイプ項目のシーケンスを生成す
ることが出来る。各パイプ項目は１ないし４個の要素（
即ち、ヘキサワード）を表わすことが出来る。これは該
タイミング図においてアドレス生成器１０に示されてお
り、ここでアドレス生成器１０に入る要素は４の倍数で
ある。従って、要素の総数は、各パイプ項目毎に４だけ
増す。

先に行なわれた様に、アドレス生成器１０からの各仮想
アドレスは翻訳バッファー１２で物理的アドレスに翻訳
される。次に、該物理的アドレスはキャッシュタグ参照
ステージ１４に送られ、その後キャッシュタグ比較器１
６に送られる。タグ比較がキャッシュタグ比較器１６で
行なわれるが、その結果は、第９図の目的上、常にキャ
ツシュヒツトとなる。キャッシュのブロックサイズは１
ヘキサワードである。キャツシュヒツトは、該ヘキサワ
ード全体（パイプ項目に包含されている全ての要素）が
キャッシュ内にあることを示す。

第９図においてはパイプ項目は４個の下位要素（又はカ
ッドワード）から成る。しかし、キャッシュは、１クロ
ックパルス当り１個の下位要素を送出することが出来る
に過ぎない。従って、時間ｔ　２−ｔ　５に示されてい
る様に、キャッシュタグ参照ステージ１４に内蔵されて
いるパルス項目は、その構成要素である下位要素に分解
されなければならず、゛これらの下位要素のアドレスは
その後データキャッシュ３８から読み出される。データ
キャッシュ３８から読み出された下位要素は、キャッシ
ュデータバス４０上に進められ、ベクトルレジスターに
書き込まれる。パイプ項目がキャッシュタグ参照ステー
ジ１４で分解されている間、パイプのアドレス生成器１
０は次のへキサワードアドレスで機能停止させられる（
ｔｌ）。アドレス生成器１０は、ヘキサワードの最後の
下位要素に達するまで機能停止させられている。

第９図から、キャッシュタグ参照ステージ１４における
パイプ項目分解は、キャッシュ参照の結果がキャッシュ
タグ比較器１６で知られる前に始まることに注意するこ
とが大切である。分解は無条件に始まり、キャッシュは
ヒツトすると仮定されている。最後の要素がデータキャ
ッシュ３８からロードされた後、そのパリティが検査さ
れる。

若しそのパリティが正しければ、ロード／格納チップは
、ベクトルコントローラに、ベクトルロード動作が完了
したことを知らせる。

第１０−１０Ｄ図を参照すると、そこには２２個の要素
をロードする６ヘキサワ一ドベクトル動作の単一ストラ
イドタイミング図が示されている。

第１Ｏ−１０Ｄ図では、キャッシュタグ比較の結果は常
にキャッシュミスになると仮定されている。

単一ストライドベクトルロード動作についての第１０−
１０Ｄ図の動作は、第２図及び第３図と関連させて見る
と、第７−７Ｄ図に示されている非単一ストライド動作
についてのそれと類似している。

第１Ｏ−１０Ｄ図の初期動作、即ちｔｏ−ｔ２、は第９
図のそれと同じである。しかし、常にタグヒットを生成
する第９図とは異なって、第１０図のキャッシュタグ比
較器１６で行なわれるタグ比較の結果は常にキャッシュ
ミスとなる。キャッシュミスは外部バス５８による処理
のためにコマンドアドレスバス４５によりパイプ項目を
読み出しミスバッファー２５ａ−ｄの一つにロードする
（ブロック２３０（ｔ４））。キャッシュタグ参照ステ
ージ１４で開始された分解（ブロック２３２（ｔ３））
は、これが生じた時には打ち切られ、その結果としての
パイプ項目はブロック２３４（ｔ４）に示されている様
に無視される。分解が始まった時に機能停止させられた
アドレス生成器１０は、今、機能停止状態から開放され
て、ミスが読み出しミスバッファーにロードされる時に
新しいパイプ項目を生成する。この動作は、時刻ｔ１３
でコマンドアドレスバス４５により４個の読み出しミス
バッファー２６ａ−ｄが全てロードされるまで続く　（
ブロック２３６）。

万一、別の読み出しミスが生じた時は、使用可能な読み
出しミスバッファーは最早無いので、パイプラインは停
止しなければならず、アドレス生成器１０は４番目のキ
ャッシュミスを引き起こしたパイプ項目に続くパイプ項
目を後援しなければならない。パイプ項目の生成は、結
局、この時点で再開される。

パイプラインが停止している間、アドレス生成器１０及
び翻訳バッファー１２は機能停止しくＬｉ２−Ｌｉ８）
（第１０Ａ図）、第１読み出しミスバッファーの処理が
されるまではコマンドアドレスはコマンドアドレスバス
４５上で使用可能である。該コマンドアドレスは、キャ
ッシュ充填の処理をするために使われる。外部バス５８
が読み出しミスバッファーの処理をしてしまうと、時刻
ｔ１６に示されている様に該読み出しミスバッファーか
らのパイプ項目目はコマンドアドレスバス４５によりパ
イプのキャッシュタグ参照ステージ１４に送出される。

キャッシュ充填データは同時にロード／格納内部データ
バス４７に送出される。

パイプラインのモードはパイプコントローラ５２によっ
てキャッシュ充填モードに変更される。

タグはタグ参照１４によりタグ記憶装置３４において割
り振られ妥当性検査をされる。第１０Ａ図において時刻
ｔ１７に示されている様に、キャッシュタグ比較器１６
内のパイプ項目は、今、その４個の構成要素である下位
要素に分解される。戻されたヘキサワードの４個の下位
要素は時間ロアーｔ２０中にキャフシュデータバス４０
上に出される。該データは時間Ｌｉ８−ｔ２１中にデー
タキャッシュ３８に書き込まれる。

最初のキャッシュ充填処理によって時刻ｔ１９で分解が
完了すると、別のキャッシュミスが生じれば読み出しミ
スバッファーが今は使用可能であるのでパイプコントロ
ーラ５２はパイプのアドレス生成器１０を解放する。時
刻ｔ２１において、他のキャッシュミスが生じて、時刻
ｔ２２において４番目の読み出しミスバッファーを充填
する。

パイプラインは再び停止させられ、後援され、次の読み
出しミスバッファーが処理されるまでは機能停止させら
れている。この動作は、全ての要素が処理されるまで続
く。若しそれ以上のミスが生じなければ、他の全ての要
素がパイプラインを通して処理された後に読み出しミス
バッファーが処理される。

最後の要素がロードされ、最後のへキサワード充填の下
位要素（カッドワード）の全てが完成した後、単一スド
ライドのベクトルロードが完了したことがベクトルコン
トローラ６に通知される。

第１１図は、単一スドライドを有する７ヘキサワ一ドベ
クトル格納動作のタイミング図を示す。

第１１図の動作は、非単一スドライド格納動作について
の第８図のそれと同じである。

本発明のスカラー処理装置に用いる積分キャッシュに伴
うパイプラインの実施例が第１２図に示されている。参
照数字２００はパイプライン全体を示す。発行装置２１
０は例えばロード命令や格納命令当の命令の種類に応じ
て変位値と制御信号とを提供する。レジスターファイル
２１２は、算術論理装置（ＡＬＵ）２１６からの結果を
格納し、２個の書き込みポートと２個の読み出しボート
とを持っている。

発行装置２１０からの変位値は、ＡＬＵ２１６によって
レジスターファイル２１２からのベースアドレスに加え
られて仮想アドレスが生成する。

この仮想アドレスは、例えば３２ビツトである。

仮想アドレスの３２ビツト（ＶＡ＜３１７０＞）は翻訳
バッファー（ＴＢ）２１８及びキャッシュタグ参照２２
０に同時に与えられるが、該キャッシュタグ参照２２０
は、タグに索引を付する８個のビット（ＶＡ＜１０：３
＞）のみを使う。翻訳バッファー２１８及びキャッシュ
タグ参照２２０は各々２１ビツトの物理的アドレス（Ｐ
Ａ＜３１：１１＞）を比較器２２４に送り、この比較器
は、該ゼットが一致する時にはヒツト信号を、不一致が
ある時にはミス信号を生成する。キャッシュタグ参照２
２０に送られる８ビツトは、仮想アドレスＶＡ＜３１７
０＞の翻訳されないビットである。

従って、キャッシュタグ参照２２０の前には何らの翻訳
機構も不要であり、タグ参照、アドレス翻訳及び／又は
比較を１サイクルの中で行なうことが出来る。システム
に使用されるデータキャッシュ及びページサイズの故に
、８個の翻訳されないビットのみを使ってタグに索引を
付けることが出来る。

コントローラ２２２は比較器２２４からヒツト信号又は
ミス信号を受取り、若しヒツトがあればデータをデータ
キャッシュ２２６に書き込ませ又は該データキャッシュ
から読み出させる。ラッチ２５２がビットＶＡ＜１０：
３＞を受け取るノテ、データキャッシュは比較から１サ
イクル後に索引を付される。若しヒツトがあれば、デー
タがキャッシュに書き込まれ（格納動作において）又は
キャッシュから読み出される（ロード動作において）。

キャッシュロード又は格納は比較後に順次に行なわれる
ので、ロード動作及び格納動作の両方のために同数のス
テージがパイプライン内にある。

ミス信号がある時には、物理的アドレス全体（ＰＡ＜３
１：０＞）が、スカラー処理装置の主メモリーシステム
に接続された出力ＦＴＰ０２２Ｂに送られる。該アドレ
スは、その後、該主メモリーからデータを取り出すため
に出力ＰＩＦ０２２８から送られる。同時に、該物理的
アドレスはメモリー参照タグ２３０に送られ、該タグ２
３０は、図示の実施例では、４個の記憶場所を有し、そ
の各々は物理的アドレス（ＰＡ）、レジスターファイル
番号（ＲＦ　＃）及びデータ長さ（ＤＬ）を格納する。

図解の目的で図示しなかったけれども、制御情報が該ア
ドレスと共にパイプの下流側に送られたことに注意する
べきである。この制御情報の一部は、レジスターファイ
ルのどこにデータが書き込まれるか決定するレジスター
ファイル番号と、復帰するデータのどの部分をレジスタ
ーファイル２１２に入力するべきかをレジスターファイ
ル２１２に教えるデータ長さとである。

第１２図に示されている実施例において、出力ＰＩＦ０
２２８は８個の記憶場所を有し、メモリー参照タグ２３
０は４個の記憶場所を有する。従って、ロード動作中、
４個に及ぶロードミスがメモリー参照タグ２３０に入力
されることがある。

メモリー参照タグ２３０が満杯である時に他のロードミ
スが生じると、データが外部バス２５０を介して戻され
るまで発行装置２１０によりｎｏ−ｏｐｓが送られる。

データが戻された時、それはバッファー２３６に入り、
該バッファーはそのデータをデータキャッシュ２２６　
（マルチプレクサ２３８を通して）とレジスターファイ
ル２１２との両方に送る。戻されたデータが適切にレジ
スターファイル２１２に書き込まれることが出来る様に
、対応するＲＦ＃及びＤＬがメモリー参照タグ２３０か
らレジスターファイル２１２へ送られる。物理的アドレ
ス（ＰＡ＜３１　：　０＞）はキャッシュタグ参照２２
０に送られ、索引の付された記憶場所（ＰＡ＜　１０：
３〉）において、ビットＰＡ＜３１：１１＞（タグ）が
書き込まれるので、そのタグ記憶場所への次の参照が妥
当となる。

データキャッシュ２２６はライトスルー形キャッシュ（
ｗｒｉｔｅ−ｔｈｒｏｕｇｈ　ｃａｃｈｅ）であるので
、データキャッシュ２２６が変更される書き込み動作中
、システムの他の構成要素は、データキャッシュ２２６
内に何があるのかを知っていなければならない。それ故
に、バッファー２３４Ａ−Ｃがレジスターファイル２１
２と出力ＦＩＦＯ２２８との間に接続され、各格納動作
中、データを該出力ＦＩＦ０２２Ｂを通して外へ出す。

ロード動作中にミスがあると、出力ＦＩＦＯは、該プロ
セッサーに対して、ロード動作があることと、要求され
たデータ要素のサイズと、該プロセッサーの主メモリー
内の該データ要素が位置する物理的アドレスと、パイプ
ラインが使用するタグとの示す情報を提供する。

格納動作については、出力１１Ｆ０２２８が出力する情
報は、それが格納動作であるという事実と、データ要素
のサイズと、物理的アドレスと、該データ要素自体とで
ある。

ＰＩＦ０２２８及びメモリー参照タグ２３０の動作によ
り、第１２図のパイプライン２００は、動作継続中に複
数の未解決のミスを支援することが出来る。キャッシュ
ミス後にパイプラインを継続させるために、依存関係を
検査しなければならない。この目的上、コントローラは
書き込み打ち切りを提供する。即ち、ロード動作中にキ
ャッシュミスがあり、（従ってメモリー参照タグ２３０
がミスを内蔵し）、それに続いて格納命令があると、こ
の後の格納動作は打ち切られる。ロードと格納との間の
依存関係を検査する別の方法による場合には、内容をア
ドレス指定可能な記憶装置を使って、出力ＰＩＦ０２２
８内の格納命令の物理的アドレスをメモリー参照タグ２
３０内の物理的アドレスと比較し、いずれかの数が一致
すれば書き込み打ち切りを実行する。書き込み打ち切り
は、パイプライン内に現在ある全ての命令を打ち切り、
且つ、発行装置２１０内のプログラムカランカーを後援
して、ミスしてメモリー参照タグ２３０に入れられた最
後のロード命令の後の全ての命令を再発行させることを
包含する。

【図面の簡単な説明】

第１図は、本発明に従って構成されたロード／格納パイ
プラインの実施例のブロック図である。 第２図ないし第４図は、第１図の実施例を再構成してロ
ード動作、キャッシュ充填動作及び格納動作におけるタ
イミングを示す図。 第５図ないし第１１図は、第１図に示されているパイプ
ラインを使う代表的ロード／格納動作のタイミング図の
例を示す図。 第１２図は、スカラー処理装置に用いる本発明の実施例
を示す図。 第１３図は、位置合わせされていないヘキサワードの例
の図。

Claims (1)

1. 【特許請求の範囲】 （１）ベクトル処理装置においてデータ項目をレジスタ
   ーにロードすると共に前記レジスターからのデータ項目
   を格納するロード／格納パイプラインであって、 データ項目を格納するキャッシュメモリーと、前記キャ
   ッシュメモリーからのデータ項目を前記レジスターにロ
   ードすると共に前記レジスターからのデータを前記キャ
   ッシュメモリーに格納するデータロード装置であって、
   データ項目の前記ロード及び前記キャッシュメモリーへ
   のデータ項目の格納をパイプライン処理するデータロー
   ド装置と、 前記項目の一つがミスである時を判定する判定装置と、 前記ミス判定装置に接続されて、前記のミスしたデータ
   項目に付随するコマンドアドレスを格納し、前記パイプ
   ラインの動作とは独立に前記パイプラインからデータ項
   目を得る様になっている読み出しミスバッファーであっ
   て、前記データ項目が前記コマンドアドレスに対応する
   読み出しミスバッファーと、 該キャッシュメモリーに前記コマンドアドレスデータ項
   目を充填すると共に前記コマンドアドレスデータ項目を
   前記レジスターに書き込む充填装置とから成ることを特
   徴とするロード／格納パイプライン。 （２）前記読み出しミスバッファーは、前記コマンドア
   ドレスを格納し、前記コマンドアドレスデータ項目を任
   意の順序で前記パイプラインから受取り、そのデータ項
   目を、該コマンドアドレスが前記読み出しミスバッファ
   ーに格納された順序で該キャッシュメモリーに充填する
   バッファーを包含することを特徴とする請求項１に記載
   のロード／格納パイプライン。 （３）前記判定装置は、物理的アドレスをキャッシュイ
   ンデックスとタグ比較データとに分解するキャッシュタ
   グ参照ステージと：該キャッシュタグ参照ステージに接
   続され、前記キャッシュ内のアドレスに付随するタグを
   格納するタグ記憶装置であって、前記キャッシュインデ
   ックスを受け取って、対応するタグデータを出力するタ
   グ記憶装置と：前記タグ記憶装置及び前記キャッシュタ
   グ参照ステージに接続され、前記タグデータと前記タグ
   比較データとを比較して、前記タグデータと前記タグ比
   較データとが一致する時にはヒット信号を生成し、前記
   タグデータと前記タグ比較データとが一致しない時には
   ミス信号を生成する比較器とを包含することを特徴とす
   る請求項１に記載のロード／格納パイプライン。 （４）前記キャッシュタグ参照ステージと前記キャッシ
   ュメモリーとの間に接続されて、前記キャッシュメモリ
   ーにより前記キャッシュタグアドレスの受信を遅延させ
   る遅延装置を更に備えていることを特徴とする請求項３
   に記載のロード／格納パイプライン。 （５）前記キャッシュタグ参照、ステージに接続され、
   ロードコマンド及び格納コマンドを受け取って、仮想ア
   ドレスを含むパイプ項目を生成するアドレス生成器を更
   に備えていることを特徴とする請求項４に記載のロード
   ／格納パイプライン。 （６）前記キャッシュタグ参照ステージと前記アドレス
   生成器との間に接続されて前記仮想アドレスを物理的ア
   ドレスに翻訳する翻訳バッファーを更に備えていること
   を特徴とする請求項５に記載のロード／格納パイプライ
   ン。 （７）前記読み出しミスバッファーは、前記コマンドア
   ドレスを格納し、前記コマンドアドレスデータを任意の
   順序で前記パイプラインから受取り、そのデータを、該
   コマンドアドレスが前記読み出しミスバッファーに格納
   された順序で該キャッシュメモリーに充填するバッファ
   ーを包含することを特徴とする請求項１に記載ロード／
   格納パイプライン。 （８）前記キャッシュメモリーは、前記キャッシュイン
   デックスを受け取るために前記キャッシュ参照ステージ
   に接続されていることを特徴とする請求項７に記載のロ
   ード／格納パイプライン。 （９）パイプラインを制御してロードモード、格納モー
   ド又はキャッシュ充填モードのいずれかにするロード／
   格納コントローラを更に備えていることを特徴とする請
   求項１に記載のロード／格納パイプライン。 （１０）前記ロード装置は、前記キャッシュメモリー及
   び前記レジスターに接続されて前記キャッシュメモリー
   と前記レジスターとの間でデータ項目を転送するキャッ
   シュデータバスを包含し：前記充填装置は、前記読み出
   しミスバッファーに接続されて前記コマンドアドレスデ
   ータを伝送する内部データバスを包含することを特徴と
   する請求項１に記載のロード／格納パイプライン。 （１１）前記読み出しミスバッファーは、前記コマンド
   アドレスに対応する前記データ項目が得られる時に前記
   パイプラインから追加のデータ項目を得る取得装置を包
   含しており、前記充填装置は、前記コマンドアドレスデ
   ータ項目と前記の追加のデータ項目とを該キャッシュメ
   モリーに充填することを特徴とする請求項１に記載のロ
   ード／格納パイプライン。 （１２）前記データ項目はロングワードであり、前記の
   追加のデータ項目は、前記コマンドアドレスデータに対
   応するロングワードを包含する位置合わせされたヘキサ
   ワードの中のロングワードであることを特徴とする請求
   項１１に記載のロード／格納パイプライン。（１３）前
   記データは、２個のロングワードを有するカットワード
   であることを特徴とする請求項１に記載のロード／格納
   パイプライン。 （１４）前記項目は、カットワードの中での前記ロング
   ワードの位置合わせに関する、位置合わせされていない
   ロングワードを前記レジスター内に格納可能であるとい
   う情報を包含することを特徴とする請求項１３に記載の
   ロード／格納パイプライン。 （１５）前記情報はサイクル種類情報であり、前記パイ
   プラインにより各前記カットワードについてアドレスと
   アドレス＋１とが前記レジスターに与えられることを特
   徴とする請求項１４に記載のロード／格納パイプライン
   。 （１６）前記キャッシュメモリーに接続されて、前記パ
   イプラインからの格納動作に対応するデータ項目を緩衝
   記憶する書き込みバッファーを更に備えており、前記書
   き込みバッファーは、レジスター全体の内容を格納する
   容量を持っていて、前記格納動作に対応する前記データ
   項目が前記パイプラインから緩衝記憶されている間に前
   記パイプラインにおいて前記格納動作後の動作を実行す
   ることが出来る様になっていることを特徴とする請求項
   １に記載のロード／格納パイプライン。 （１７）前記書き込みバッファーは、異なるデータ形式
   に適応する様に格納動作中に構成可能な、動的に構成可
   能な書き込みバッファーであることを特徴とする請求項
   １６に記載のロード／格納パイプライン。 （１８）ベクトル処理装置においてキャッシュからレジ
   スターにデータをロードする方法であって、 ａ）前記キャッシュからデータブロックを要求し、 ｂ）ロードされるべき前記のデータブロックについて前
   記キャッシュに、前記データブロックが前記キャッシュ
   内にあることを示すヒットが存在するか、及び前記デー
   タブロックが前記キャッシュ内に存在しないことを示す
   ミスがあるか検査し、 ｃ）ヒットがある時には前記データブロックを前記キャ
   ッシュから前記レジスターへ送り、 ｄ）ミスがある時には前記データブロックをメモリーか
   ら得て、前記の得られたデータブロックを前記キャッシ
   ュ及び前記レジスターに書き込むステップからなってお
   り、その後のデータ要素についてステップａ、ｂ及びｃ
   を反復し、前記データ要素を得るステップは、前記のそ
   の後のデータ要素についてステップａ、ｂ及びｃが反復
   される時に実行されることを特徴とする方法。 （１９）ステップｄ）は、コマンドアドレスを少なくと
   も１個の読み出しミスバッファーに送り、前記読み出し
   ミスバッファーに前記データブロックをメモリーから外
   部バスを介して受け入れ、前記データブロックを内部デ
   ータバスを介して前記キャッシュ及び前記レジスターへ
   送るステップを包含することを特徴とする請求項１８に
   記載の方法。 （２０）前記データブロックは複数の個別のデータ要素
   を包含し、前記読み出しミスバッファーは、前記データ
   ブロックの前記データ要素の全てがメモリーから受け入
   れられる時に限って前記データブロックを送ることを特
   徴とする請求項１９に記載の方法。 （２１）複数の読み出しミスバッファーが設けられると
   共に、更に、 ｅ）前記読み出しミスバッファーの全てがコマンドアド
   レスを内蔵している時にはステップａ、ｂ及びｃの反復
   を停止させ： ｆ）前記読み出しミスバッファーの一つの中の得られた
   データブロックを前記キャッシュ及び前記レジスターに
   書き込み： ｇ）前記読み出しミスバッファーの全てがコマンドアド
   レスを内蔵することとなるまではステップａ、ｂ、ｃ及
   びｄを反復し、その後は、前記データブロックの全てが
   前記レジスターにロードされるまでステップｅ、ｆ及び
   ｇを反復するステップを有することを特徴とする請求項
   ２０に記載の方法。 （２２）ステップｄは、ミスがある時に前記データブロ
   ック及び追加のデータロックを得るステップを包含し、
   前記読み出しミスバッファーは前記データブロック及び
   前記追加のデータブロックを前記キャッシュ及び前記レ
   ジスターに送り、前記データブロック及び前記追加のデ
   ータブロックは前記キャッシュに充填され、前記データ
   ブロックのみが前記レジスターに書き込まれることを特
   徴とする請求項１９に記載の方法。 （２３）前記のデータのロードは、データブロックが前
   記メモリーに送られた先の格納動作の一部分と同時に行
   なわれることを特徴とする請求項１８に記載の方法。 （２４）格納動作中にミスがあった時に前記の格納動作
   を停止させるステップを更に備えたことを特徴とする請
   求項２３に記載の方法。 （２５）コンピューター処理装置においてデータ項目を
   レジスターにロードし、前記レジスターからのデータ項
   目を格納するパイプラインであって、 データを格納するキャッシュメモリーと、 前記キャッシュメモリーからのデータ項目を前記レジス
   ターにロードすると共に、前記レジスターからのデータ
   項目を前記キャッシュメモリーに格納する様になってい
   て、前記データ項目のロード及び前記キャッシュメモリ
   ーへのデータ項目の格納をパイプライン処理するロード
   装置と、 前記データ項目の一つがミスである時を判定し、前記デ
   ータ項目の一つがミスである時には前記パイプラインの
   動作とは独立に前記パイプラインから返送データ項目を
   得る判定装置であって、前記返送データ項目は前記のミ
   スしたデータ項目に対応する判定装置と、 前記返送データ項目を該キャッシュメモリーに充填する
   充填装置とから成ることを特徴とするパイプライン。 （２６）前記のミスしたデータ項目の一つがロード命令
   に対応し、前記パイプライン内の前記データ項目の一つ
   が前記ロード命令の後の格納命令に対応する時に前記パ
   イプライン内の命令を打ち切るコントローラを更に包含
   することを特徴とする請求項２５に記載のパイプライン
   。 （２７）前記ロード命令に対応する前記のミスしたデー
   タ項目内の情報を前記格納命令に対応する前記データ項
   目内の情報と比較して、前記比較に基づいて前記コント
   ローラに前記パイプライン内の前記命令を打ち切らせる
   内容アドレス指定可能なメモリーを更に含むことを特徴
   とする請求項２６に記載のパイプライン。 （２８）データをレジスターにロードし、データを前記
   レジスターから格納するスカラー処理装置におけるロー
   ド／格納パイプラインであって、算術論理演算の結果を
   保持するレジスターファイルを備え：共に並列に該レジ
   スターファイルに接続されて該レジスターファイルから
   仮想アドレスを受け取る翻訳バッファー及びキャッシュ
   タグ参照を備え、前記翻訳バッファーは仮想アドレスを
   物理的アドレスに翻訳し、該キャッシュタグ参照は前記
   仮想アドレスの翻訳されないビットの参照を行ない：前
   記キャッシュタグ参照の出力と前記翻訳バッファーの出
   力とを比較して、前記比較に基づいてヒット信号又はミ
   ス信号を生成する比較器を備え：前記翻訳バッファーに
   接続されて、前記比較器に生成されたヒット信号がある
   時にデータを格納するデータキャッシュを備え：前記翻
   訳バッファーに接続され、前記比較器に生成されたミス
   信号がある時に前記パイプラインから情報を送って、前
   記データキャッシュに充填されるべきデータを要求する
   出力ＦＩＦＯを備え：前記データキャッシュに接続され
   て、前記データキャッシュに充填されるべきデータを前
   記パイプラインから受け取る入力バッファーを備え：前
   記キャッシュタグ参照に格納されるべく該入力バッファ
   ーに受け取られるデータに対応するタグを送るメモリー
   参照タグを備えたことを特徴とするロード／格納パイプ
   ライン。 （２９）キャッシュメモリーからデータをレジスターに
   ロードし、該レジスターからデータを該キャッシュメモ
   リーに格納するコンピュータープロセッサーにおけるパ
   イプラインであって、一連のデータ項目のうちの対応す
   る一つの項目に各々関連するアドレス情報項目をシリア
   ルに生成するアドレス生成器と、 該アドレス生成器からアドレス情報項目をシリアルに受
   け取る様に該アドレス生成器に接続されて、該アドレス
   情報項目の各々についてシリアルにキャッシュタグ参照
   及びタグ比較動作を行なうキャッシュタグ参照及び比較
   器装置と、該アドレス生成器からシリアルに該アドレス
   情報項目を受け取るための、該アドレス生成器及びレジ
   スターの各々への接続部を包含し、該アドレス情報項目
   に対応するデータ項目の各々について、該キャッシュメ
   モリーから該レジスターへのデータ項目の各々のロード
   と、該レジスターから該キャッシュメモリーへのデータ
   項目の各々の格納との一方を選択的に実行する様になっ
   ているデータキャッシュと、 該データキャッシュと該アドレス生成器との間の接続部
   は、該デーキャッシュによる該アドレス情報項目の各々
   の受信を、該キャッシュタグ参照及び比較器装置による
   該アドレス情報項目の各々の受信に対して少なくとも１
   サイクル時間だけ遅延させる遅延装置を包含することを
   特徴とするパイプライン。