JPH0290304A - 速度制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は速度制御回路に関し、特にコンパクト・ディス
ク再生装置の速度制御回路に関する。

〔従来の技術〕

コンパクト・ディスク（以下ＣＤと略す）再生装置の応
用は、音楽再生用やＲＯＭデータの読出しにまで普及し
、それらの再生品質がますます重要となってきた。

特に、ディスクの入力信号を検出する線速度−定制御（
Ｃｏｎｓｔａｎｔ　Ｌｉｎｅａｒ　Ｖｅｌｏｃｉｔｙ：
以下ＣＬＶと略す）の精度の向上が望まれている。

第３図は従来の速度制御回路の一例のブロック図である
。

速度制御回路は、入力信号Ｓ、の立上り及び立下りの両
時点で動作する分周回路５Ｄと、その分周信号Ｓ′８を
クロック信号ｃｋで計数するカウンタ回路６ｃと、その
計数信号ＳＣを入力して計数値が２２と２３の場合にそ
れぞれ２２数値信号Ｓ２２及び２３数値信号Ｓ２３を出
力するデコーダ７ｏとを有する分周・計数・変換部１２
と、数値信号Ｓ２２及びＳ２３をそれぞれ入力し保持信
号Ｓ′ｆ及びＳ′Ｆを出力する保持回路８ａ及び８Ａと
両保持信号Ｓ／、及びＳ′、を入力してタイミング信号
Ｓｔの入力時点で入力されている最大の値を出力端Ｔ。

に速度制御信号Ｓ′ｏとして供給する出力バッファ回路
９とを有する保持・出力部３と、タイミング信号Ｓｔ及
びクロック信号ｃｋを出力するタイミング発生回路４と
を含んで構成されている。

ここでＣＤにおける入力信号ＳＩは最大変化幅が１１Ｔ
で最小変化幅が３Ｔｃｒ）Ｅ　ＦＭ　（Ｅｉｇｈｔｔｏ
　Ｆｏｒｔｅｅｎ　Ｍｏｄｕｌａｔｉｏｎ）信号と呼ば
れる方式のパルス幅の信号波形を用いている。

この回路の速度制御方式は、Ｔを正規の入力信号速度に
対する変化時間として（１／　４．３　ＭＨｌ）秒とし
たときに、入力信号Ｓ＋の最大変化の中心期間τＣが１
１Ｔであることを利用している。

この１１Ｔの長さτＣをクロック信号ｃｋを用いて計測
することにより、入力信号ＳＩの線速度を検出している
。

カウンタ回路６゜は、例えば周期ＩＴ／２のクロック信
号ｃｋで分周信号Ｓ／Ｂを計数しその計数信号Ｓ′ｏを
出力する。

デコーダ７Ｄは、正規のτＣに対応して予め計数値が２
２のときに２２数値信号Ｓ２２を、また２３のときに２
３数値信号８２３を出力するように設定されている。

計数信号Ｓ／ｃが２２以下の場合は両数値信号Ｓ２２及
びＳ２３は出力せず、また２２のときには２２数値信号
Ｓ２２のみが出力し、２３のときは２３数値信号Ｓ２３
が出力される。

保持回路８Ａ及び８ａはリセット信号Ｒの入力後のそれ
ぞれの数値信号Ｓ２２及びＳ２３を保持し、出力バッフ
ァ回路９は、Ｓ２２及びＳ２Ｓに対応する二つの保持信
号Ｓ′ｆ及びＳ′Ｆの大きい方、例えばＳ／、及びＳ／
、の両方があればＳ２３に対応するＳ／Ｆを線速度の速
度制御信号Ｓｏとして出力端Ｔｏに供給している。

〔発明が解決しようとする課題〕

上述した従来の速度制御回路は、例えばその入力信号の
線速度検出を、最大変化期間τＣの１１Ｔを基準として
用いており、またその線速度計測用のクロック信号は一
般にＩＴ／２の周期で行っているため、その速度制御精
度は２．５％程度であった。

従ってＣＬＶの制御精度を上げる為に単純に計測用のク
ロック周波数を上げると、従来の回路に比べて全ての回
路素子に倍のスイッチングスピードを要求することとな
るため、高周波素子が必要となるという問題があった。

この場合のＣＬＶ制御精度については、計測用クロック
信号ｃｋの１クロツク以下が計測できないので、基準の
時間τＣの１１Ｔに対して、実際のτのＩＩＴ〜（１１
Ｔ＋１クロツク）までが同一速度と検出される精度であ
るために、１クロック分の誤差が生じる。

実際の計測は入力信号Ｓ、と非同期で行われるので、速
度計測のステップは計数用クロック信号ｃｋがＩＴ／２
の場合は第（１）式に表わされる。

１１Ｔ±（２／Ｔ）ＸｉミクロツクＬＩＴ±（１／２）
Ｘ　（Ｔ／２）＝　（１１±０．２５）　Ｔ・・・（１
） すなわち、制御精度は約２．５％である。

〔課題を解決するための手段〕

本発明の速度制御回路は、入力信号の分周信号とクロッ
ク信号とを入力し予め設定された二つの値の計数信号に
対応する数値信号を出力する分周・計数・変換部と、タ
イミング信号を入力して前記二つの数値信号の大きい値
に対応する速度制御信号を出力する保持・出力部とを有
し、前記速度制御信号を被制御装置に供給して線速度一
定制御を行う速度制御回路において、前記分周・計数・
変換部が、前記入力信号のそれぞれ立上り及び立下り時
点のみに対応して分周信号を出力する立上り及び立下り
分周回路対と、それぞれが対応する前記分周信号を入力
して計数信号を出力する計数回路対とそれぞれが前記計
数信号を入力してそれぞれ対応する二つの前記数値信号
を出力する変換回路対との立上り及び立下りの信号伝達
系を有し、かつ前記二つの数値信号の内の同一数値信号
対をそれぞれ入力しＯＲ信号を出力する二つのＯＲ回路
を有する最大値選択部が、前記分周・計数・変換部と前
記保持・出力部との間に挿入されて構成されている。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図である。

速度制御回路は、分周・計数・変換部１が１ａと置換し
、分周・計数・変換部１と保持・出力部３と間に最大値
選択部２を挿入したことが異る点以外は第３図の従来の
速度制御回路と同一である。

分周・計数・変換部１は、入力端ＴＩの入力信号Ｓ＋の
立上り時点のみで分周する分周回路５ｒと立下り時点の
みで分周する分周回路５ｆの対と、それぞれの分周信号
ＳＢ及びＳｂを入力しＩＴ／２のクロック信号ｃｋで計
数するそれぞれのカウンタ回路６ｒ及び６ｆの対と、再
計数信号Ｓｃ及びＳｃを入力しそれぞれ予め計数値が４
３の時に４３数値信号Ｓ４Ｓ及びＳ４３と、４５の時に
４５数値信号Ｓ４５及びｓ４ｓとを出力するデコーダ７
ｒ及び７ｆの対とを有している。

最大値選択部２は、両４３数値信号Ｓ４３＋　”　４３
を入力してＯＲ信号Ｓ８を出力するＯＲ回回路ＯＲ上、
両４５数値信号Ｓ　４５＋　８４５を入力してＯＲ信号
ＳＡを出力するＯＲ回路○ＲＡとを有している。

第２図は第１図のブロックの動作を説明するための各部
の信号のタイミング図である。

従来のＣＬＶ回路が、入力信号ＳＩの線速度検出基準に
入力信号Ｓｌの基準期間τＣとして最大変化幅１１Ｔを
クロック信号ｃｋを用いて速度計測していたのに対して
、本実施例は、入力信号ＳＩであるＥＦＭ変調信号内で
の同期パターンが、ＬＩＴの反転信号を含めると２回連
続している２τＣの２２Ｔを基準としてＩＴ／２のクロ
ック信号ｃｋで計測する。

保持・出力部３の動作は前述の第３図の回路で説明した
のと同様である。

入力信号Ｓ＋の実際の最大変化幅２τが基準期間２　τ
ｃの（１１Ｔｘ２）に対し２１．５Ｔであった場合に、
立上り分周信号ＳＲの幅は２１．５Ｔとなり、Ｔ／２の
クロック信号ｃｋによる計数信号Ｓｃは時点ｔｒで４３
となり、予め設定された４３数値信号Ｓ４Ｓをデコーダ
７ｒから出力する。

計数信号Ｓ。は立下り時点のみに対応するから時点ｔｒ
では２１．５なので計数値の４３に達せず、デコーダ７
ｆからは４３数値信号Ｓ４３も出力しない。

ＯＲ回路ＯＲ，はＯＲ信号Ｓ１を保持回路８ａに入力し
、時点ｔｔでタイミング信号Ｓｔにより出力バッファ回
路９から速度制御信号Ｓ。をサンプリング出力すること
になる。

入力信号Ｓ１の実際の期間２τが（１１，２５ｘ２）Ｔ
の２２．５Ｔになった場合は、計数値は４５となるので
、デコーダ７ｒの４５数値信号Ｓ４５を入力したＯＲ回
路ＯＲＡがＯＲ信号ＳＡを保持回路に入力する。

この場合、保持回路８ａも保持信号Ｓｆを出力するが、
出力バッファ回路９は、大きい方の８４５に対応するＳ
ｐの保持信号を速度制御信号Ｓｏとして出力する。

ここで、立下り分周回路５ｒ、カウンタ回路６ｆ及びデ
コーダ７ｆの立下り信号系は動作していないが、入力信
号Ｓｌの立上りと立下りが入れ換る反転波形の場合は、
カウンタ信号ＳｃによりＳ４３又はＳ４５がＯＲ回路か
ら出力する。

従って、この立上り又は立下りのどちらかの系が動作す
る。

本実施例の速度制御のステップは、第（２）式に表わさ
れる。

（１１±０．５）ＴＸ２÷（Ｔ／２＞＝（４４±１）・
・・（２） 従って、制御精度は約１．２５％ステップとなり、従来
の２倍と細やかになる。

本実施例では、コンパクト・ディスクの再生装置に適用
したが、同様の方式の再生装置等のディスク線速度制御
装置に適用しても同様の効果がある。

〔発明の効果〕

以上説明したように本発明は、入力信号をその立上りま
たは立下り時点でのみそれぞれ分周する１対の分周回路
を設けて、入力信号の同期パターンすなわち２２Ｔ　（
１１Ｔ＋Ｉ　ＩＴ）を基準期間として速度計測すること
により計測用のクロック周波数を上げること無く、すな
わち特に回路素子の動作スピード向上を要求することな
しに、ＣＬＶ制御精度を従来の２倍にまで改善できる効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のブロックの動作を説明するための各部の信号のタイ
ミング図、第３図は従来の速度制御回路の一例のブロッ
ク図である。 １・・・分周・計数・変換部、２・・・最大値選択部、
３・・・保持・出力部、４・・・タイミング発生回路、
５ｆ及び５ｒ・・・立上り及び立下り分周回路、６ｆ６
ｒ・・・カウンタ、７ｒ　、７ｒ・・・デコーダ、８＾
８、・・・保持回路、ｃｋ・・・クロック信号、○ＲＡ
。 ＯＲ，−＝ＯＲ回路、ＳＡ、Ｓ、−ＯＲ信号、５ＢＳｂ
・・・分周信号、Ｓ４３，５４３・・・４３数値信号、
Ｓ　４５．　ｓ　４．・・−４５数値信号、Ｓｐ　、　
Ｓｒ　−保持信号、ＳＩ・・・入力信号、Ｓｏ・・・速
度制御信号、Ｓｌ・・・タイミング信号。 代理人　弁理士　　内　原　　晋

Claims (1)

【特許請求の範囲】
1. 入力信号の分周信号とクロック信号とを入力し予め設定
   された二つの値の計数信号に対応する数値信号を出力す
   る分周・計数・変換部と、タイミング信号を入力して前
   記二つの数値信号の大きい値に対応する速度制御信号を
   出力する保持・出力部とを有し、前記速度制御信号を被
   制御装置に供給して線速度一定制御を行う速度制御回路
   において、前記分周・計数・変換部が、前記入力信号の
   それぞれ立上り及び立下り時点のみに対応して分周信号
   を出力する立上り及び立下り分周回路対と、それぞれが
   対応する前記分周信号を入力して計数信号を出力する計
   数回路対とそれぞれが前記計数信号を入力してそれぞれ
   対応する二つの前記数値信号を出力する変換回路対との
   立上り及び立回路対との立上り及び立下りの信号伝達系
   を有し、かつ前記二つの数値信号の内の同一数値信号対
   をそれぞれ入力しＯＲ信号を出力する二つのＯＲ回路を
   有する最大値選択部が、前記分周・計数・変換部と前記
   保持・出力部との間に挿入されたことを特徴とする速度
   制御回路。