JPH029087A - ＢｉＣＭＯＳ書込み回復回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はｆｆ１ｌ’回路に関するものであって、更に詳
細にはスタティックランダムアクセスメモリ用のメモリ
書込み回復回路に関するものである。

従来技術 通常、デジタルメモリ回路は、行及び列の形態に接続さ
せた複数個のメモリセルを有しており、ビットライン及
び相補的ビットラインが一列内におけるセルを接続して
いる。又、チップ上にはメモリセルへデータを書込むた
めの回路及び該メモリセルからデータを読取るための回
路が設けられている。データを書込む場合、数ボルトの
大きさの過渡的電圧がビットラインへ導入され、一方デ
ータを読取る場合、約９０ｍＶの過渡的電圧が検知され
る。書込み動作の過渡的電圧は読取り動作の過渡的電圧
よりも著しく大きいので、書込みの後に読取りが従続す
るシーケンスにおいて、小さな差動電圧を読取ることが
可能となる前に書込み信号はほぼ完全に散逸されねばな
らない。書込みの過渡的電圧が散逸することを待つため
の遅延はアクセス時間を大きなものとしており、即ち、
書込み動作に続く読取り動作を行なうまでの時間を長い
ものとしている。

書込み動作の後の過渡的電圧を迅速に除去するための書
込み回復回路は公知である。吉込み回復回路は、最後に
書込みが行なわれた列（コラム）内のビットラインを「
回復」させ、即ち該ビットラインを読取りを許容するた
めの所望の電圧差内に設定する。書込み動作期間中、書
込み回復回路は、書込み期間中低状態にプルされる１本
のビットラインを除いて、その他のすべてのビットライ
ンを高電位に保持する。書込み動作の後、該書込み回復
回路は、低状態のビットラインを高電位ヘブルアップさ
せる。

典型的な従来の書込み回復回路を第１図に示しである。

読取り動作期間中、第１図に示した回路は、すべてのビ
ットラインを共通の高電位に設定する。該回路は、書込
み遷移が発生する時を検知し、次いでアドレス遷移パル
ス（ＡＴＰ）を発生し、それは該低状態のビットライン
を高電位へ復帰させる。第１図に示した回路において、
読取り動作期間中、トランジスタＭ１及びＭ２は、該ビ
ットラインを高電位Ｖｃｃヘショートさせる。アドレス
遷移が発生すると、ＡＴＰ発生器Ｇ１は、トランジスタ
Ｍ３．Ｍ４．Ｍ５を活性化させる。

トランジスタＭ３及びＭ５は、適宜のビットラインＢｉ
ｔ又はＢｉ　ｔｂをプルアップ即ち「回復」させ、且つ
同時に、トランジスタＭ４はシャントとして作用し、Ｂ
ｉｔ及びＢｉ　ｔｂの間の電圧差を等しくさせる。該ビ
ットラインの１本は既に高電位にあるので、トランジス
タＭ４は両方のビットラインを互いに小さな電圧差内の
範囲のものとさせ、読取り動作を実施することを可能と
させる。

第１図に示したタイプの従来の回路は幾つかの欠点を合
している。トランジスタＭ３及びＭ５は比較的遅いＭＯ
３装置であり、従って比較的長い回復時間を必要とする
。更に、ＡＴＰパルスの幅は臨界的であり、パルスがあ
まり狭いと、回復動作が劣り、且つアクセス時間が長い
ものとなり、一方パルスがあまり幅広であると時間が浪
費され、且つメモリシステム全体の動作を遅くさせる。

般的に、第１図に示したタイプの従来の回路は、約３ｎ
ｓにおいて回復することが可能なものに過ぎず、目、つ
約３０ｎ　ｓのシステムアクセス時間を発生するに過ぎ
ない。

目　　「白 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、デジタルメモリシス
テム用の改良された書込み回復回路及び書込み回復方法
を提供することを目的とする。

構成 本発明はデジタルメモリシステム用の書込み回復回路及
び吉込み回復方法を提供するものであって、それは高速
の回復時間を有しており、従って高速のシステムアクセ
ス時間を提供することを可能としている。本発明を有す
るメモリシステムにおいては、各ビットラインは、直列
接続されたＰＭＯ３負荷トランジスタを介して選択的に
高電位へ接続させることが可能である。書込みサイクル
の開始時において、Ｐ　Ｍ　ＯＳ負荷トランジスタはオ
ンであり、すべてのビットラインを高電位とさせる。書
込み動作期間中、書込まれるべき列のビットライン及び
相補的ビットラインへ接続されているＰＭＯ３負荷トラ
ンジスタはターンオフされ、ビットライン又は相補的ビ
ットラインの選択した一つをデータがセルへ書込まれる
べき期間中低状態ヘプルされることを可能とする。該セ
ルへデータか書込まれた後、バイポーラクランプトラン
ジスタによって非選択状態にあるビットラインか中間電
圧へプルダウンされ、且つバイポーラプルアップトラン
ジスタが該選択したビットラインを中間電圧ヘブルアッ
プさせる。選択されたラインがプルアップされると、シ
ャントトランジスタがそれを非選択状態にあるラインヘ
シャントさせ、これら二つのビットライン間の電圧差を
最少とさせ且つ迅速に回復を行なう。同時的に、これら
両方のビットラインと直列しているＰＭＯ３負荷トラン
ジスタは再度ターンオンされ、それらを高電位へ復帰さ
せる。次いで、読取られるべき列へ接続されているセン
スアンプ回路を使用してそのセルの内容を読取ることが
可能である。

ビットラインをクランプするためにバイポーラ装置を使
用することは、非選択状態にあるビットラインを「プレ
ロード（即ち予備負荷）」させるのと同様に、本回路の
改良した回復時間を与えることに貢献している。ベース
・エミッタ接合及び拡散容量に起因してバイポーラ装置
は不所望のブートストラップ効果を表わすので、プルア
ップトランジスタのベースを並列接続させ且つメモリシ
ステム読取り及び書込み回路内に低インピーダンスのロ
ジックドライバを使用することによってプルアップトラ
ンジスタにおけるブートストラップ効果を最少としてい
る。

本発明の方法及び回路は、既知の回路よりも約３倍高速
でビットラインを回復することが可能な古込み回復シス
テムとさせている。更に、本発明は、付加的な構成要素
の数が少なく、従ってメモリセルと同一のダイ上に本回
路を製造することを可能としている。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第２図は、デジタルメモリシステム２の一部を示したブ
ロック図であり、それは中央制御装置４と、列読取り／
書込み回路６と、行デコーダ１０と、複数個のメモリセ
ル１６Ａ、１６Ｂ、１６Ｃ。

１６Ｄと、書込み回復手段２２Ａ、２２Ｂと、行ライン
１９Ａ、１９Ｂと、ビットライン１８Ａ２ＯＡ、１８Ｂ
、２０Ｂとを有している。メモリセル１６Ａ、１６Ｂ、
１６Ｃ，１６Ｄは行１２Ａ。

１２Ｂ及び列１４Ａ及び１４Ｂの形態に配列されている
。各列内のメモリセルの各々は、二つのｔ１補的ピッＩ
・ラインの間に接続されている。例えば、セルｉ６Ａは
、ビットライン１８Ａと２０Ａとに接続されている。

列読取り／書込み回路６は、ビットライン１８Ａ、２Ｏ
Ａ、１８Ｂ、２０Ｂによって列（コラム）１４Ａ及び１
４Ｂへ接続されているセンスアンプ回路８Ａ及び８Ｂを
Ｈしている。回路６は、中央制御装置４から読取り／書
込み制御信号及びデータ人力／出力信号を受取る。書込
み回復回路２２Ａ及び２２Ｂは、７本の信号ライン３１
−３７上で書込み回復手段ロジック２４から信号を受取
る。

簡単化のために、第２図は単に二つの行１２Ａ。

１２Ｂにつの列１４Ａ、１４Ｂ、及び４個のセル１６Ａ
、１６Ｂ、１６Ｃ，１６Ｄを具備するメモリシステム２
を示すに過ぎないが、はとんどの市販されているメモリ
システムは著しくそれより大きな数の行１列及びセルを
有するものであることを理解すべきである。例えば、一
つのシステムとして、６４個の行及び６４個の列を有し
、全部で４０９６個のセルを有する場合がある。一実施
例においては、２５６，０００個以上のメモリセルが同
一のダイ上に形成される。

第４図は、第２図に示したシステムの一部の更に詳細な
概略図である。第４図は、ビットライン１８Ａと相捕的
ビットライン２０Ａとの間に接続された書込み回復回路
２２を示している。読取り動作期間中、センスアンプ回
路８はセル１６の内容を読取る。回路２２内の残りの構
成要素は、書込みに続く所望の回復時間内に、センス回
路８によって検知される電圧差が既知の範囲内のもので
あることを確保するものである。書込み回復手段ロジッ
ク２４は、回路２２に対して多くの論理信号を提供する
ものであり、ライン３１上のＰＨＣ。

ライン３２上のＧｄａｔａ、ライン３３上のＧｄａｔａ
ｂ、ライン３４上のＷＰＨＬ、ライン３５上のＷ２及び
ライン３６上のその補元Ｗ２ｂ、及びライン３７上のＷ
ＰＨＣなどである。回路２２は、ライン４０上で上側電
源Ｖｃｃへ接続されており、１Ｌつライン４６上で下側
型７ｆｉ、ｖｅｅへ接続されている。

ＰＭＯ３負荷トランジスタ５０は、そのゲート５２をラ
イン３４上で論理信号ＷＰＨＬを受取るべく接続してお
り、そのドレインをビットライン１８Ａと直列接続して
おり、且つそのソースをライン４０上でＶｃｃへ接続し
ている。他のＰＭＯ８負荷は同様にビットライン２ＯＡ
へ接続している。シャントトランジスタ７０はそのゲー
トをライン３５上の論理信号Ｗ２によって制御されてお
り、そのソース７４はビットライン１８Ａへ接続してお
り、且つそのドレイン７６はビットライン２ＯＡへ接続
している。

バイポーラプルアップトランジスタ８０は、そのベース
８２がライン３６上の論理信号Ｗ２ｂによって制御され
ており、そのエミッタ８４はビットライン１８Ａへ接続
されており、且つそのコレクタ８６はライン４０上のＶ
ｃｃへ接続している。

バイポーラクランプトランジスタ１７０は、そのベース
をライン３２上の論理信号Ｇｄａｔａを受取るべく接続
しており、そのエミッタ１７４をライン１４８上のＧｏ
ｕｔを受取るべく接続しており、そのコレクタをライン
４０上のＶｃｃへ接続している。他のバイポーラトラン
ジスタも同様に接続されている。

好適実施例においては、ライン３６上の論理信号Ｗ２ｂ
は、６４対のバイポーラプルアップトランジスタ８０及
び９０をドライブすべく接続されており、トランジスタ
８０又は９０の何れかがオンしている場合のブートスト
ラップ効果を最少としている。ＮＭＯ８列書込みトラン
ジスタ１２０のゲートは、ライン３７上の論理信号ＷＰ
ＨＣを受取るべく接続されており、一方そのソース１２
４はライン３２上の論理信号Ｇｄａｔａを受取るべく接
続されており、且つそのドレイン１２６はライン１８Ａ
へ接続されている。他のＮＭＯ３列書込みトランジスタ
１３０も同様に接続されている。

列読取りＰＭＯ８Ｉ−ランジスタ１４０は、そのゲート
１４２をライン３１上の論理信号ＰＨＣを受取るべく接
続されており、そのソース１４４はビットライン１８Ａ
へ接続されており、且つそのドレイン１４６はＧｏｕｔ
で示されておりライン１４８上のセンス回路８へ接続さ
れている。他の列読取りＰＭＯＳトランジスタも同様に
接続されている。

好適実施例においては、センス回路８は、８対の列読取
りトランジスタ１４０及び１５０へ接続されており、そ
れらのトランジスタのゲートは８個のＰＨＣ論理信号の
一つによって駆動される。

読取り期間中、センス回路８は、８個の列の内で論理信
号ＰＨＣが低状態にあるビットラインへ接続される。

システム概観 以下の表は、データがライン２０Ｂが低状態へ移行する
ことを必要とするシステム全体に対しての動作シーケン
スを示している。

書込前 書込開始 書込後 第　　　１ ステップ 書込後 第　　　２ ステップ 書込後 第　　　３ ステップ 書込後 第　　　４ ステップ ビットライン　ビットライン １８Ａ　　　　２０Ａ 高　　電　　位 ＰＭＯ３負荷 トランジスタ はターンオフ 高　　電　　位 ＰＭＯ３負荷 トランジスタ はターンオフ 古　　込　低状態へプル 期間中 高電位から中 間レベルへプ ルダウン 中間レベルへ　中間レベル プルアップ ビットライン ２ＯＡヘ シャント ＰＭＯ８負荷 トランジスタ はターンオン 高　　電　　位 ビットライン １８Ａヘ シャント ＰＭＯＳ負荷 トランジスタ はターンオン 高　　電　　位 その他 全ての ビット ライン 高電位 ＰＭＯ８負 荷トラ ンジス タはオ ン維持 高電位 高電位 高電位 高電位 高電位 動作シーケンスは以下の抽くである。

（１）書込みが行なわれていない列に対する各ビットラ
インは、Ｖｃｃへ接続されているＰＭＯ８負荷トランジ
スタによって約Ｖｃｃに保持されている。

（２）８込み期間中、「低」状態ヘブルされていないビ
ットラインは、バイポーラクランプトランジスタによっ
て（Ｖｃｃ−Ｖｂｅ、）に等しい第一中間スレッシュホ
ールドレベルヘクランプされる。このクランプ動作の結
果として、相補的ビットラインが第一中間スレッシュホ
ールド電圧レベルへプレロード即ち予備負荷される。

（３）吉込みの後、該低状態のビットラインは該第−中
間スレッシュホールドレベルに実質的に等しい第二中間
スレッシュホールドレベルヘプルアップされる。

（４）各パイ典−ラプルアップトランジスタにおけるブ
ートストラップエミッタ・ベース拡散接合容量効果は、
各データ列ブロックにおけるプルアップトランジスタを
並列接続することによって最少とされ、その際に不所望
の容量を取り除いている。

（５）各バイポーラクランプトランジスタにおけるブー
トストラップエミッタ・ベース拡散接合容量効果は、低
インピーダンスドライバを使用することによって最少と
される。

（６）書込みの後、低状態であったビットラインはＰＭ
ＯＳトランジスタによって相補的ビットラインヘシャン
トされる。

（７）書込みの後、ちょうど書込みが行なわれた列にお
ける各ビットラインはＶｃｃへ復帰される。各ビットラ
インを共通電位Ｖｃｃへ接続させているＰＭＯ５負荷ト
ランジスタは読取り期間中ターンオンされ、各ビットラ
インを約Ｖｃｃの最も高いスレッシュホールドレベルへ
復帰させる。

セル１６に書込みが行なわれている間、トランジスタ５
０，６０，７０，８０．９０はオフしており、そうでな
ければ、これらのトランジスタはオンしている。更に、
６３個の非選択状態にある列において、トランジスタ５
０．６０．７０に対応するＰＭＯ５）ランジスタはオン
している。従って、これら６３個の列において、ビット
ライン１８Ａ及びピッＩ・ライン２ＯＡに対応するビッ
トラインはすべて、はぼ上側電源Ｖｃｃである最も高い
共通スレッシュホールドレベルにある。

当込み動作期間中、書込み回復論理２４からの信号が、
トランジスタ１２０又は１３０に対応するＮＭＯ３列書
込みトランジスタを介して通過し且つ古込みが行なわれ
ているセルに接続されている適宜のビットラインを低状
態ヘブルする。ビットラインを低状態ヘブルすることに
より、必要な場合に、該特定のセルの状態を変化させ、
従って該セルへ情報を書込む。その他のビットラインは
高状態のままである。従って、該高状態のビットライン
は、バイポーラクランプトランジスタ１７０又は１９０
によって、中間スレッシュホールドレベル（Ｖｃｃ−Ｖ
ｂｅ、）ヘクランブされ、尚Ｖｂｅ、はバイポーラクラ
ンプトランジスタ１７０又は１９０のベース・エミッタ
電圧降下である。

書込みが行なわれたセルから情報を読取る場合、列読取
りトランジスタ１４０及び１５０はビットライン１８Ａ
及び２ＯＡをセンス回路８へ接続する。同時に、バイポ
ーラプルアップトランジスタ８０又は９０はどちらかの
ビットラインが低状態であると、中間スレッシュホール
ドレベル（Ｖｃｃ−Ｖｂｅ２）までパルスを与え、尚ｖ
ｂｅ２はバイポーラプルアップトランジスタ８０又は９
０のベース・エミッタ電圧降下である。該相補的ビット
ラインはプレロード即ち予備負荷され、且つ既に中間ス
レッシュホールドレベル（Ｖｃｃ−Ｖｂｅ、）にある。

Ｖ　ｂ　ｅ　ｌ　’Ｆ　Ｖ　ｂ　ｅ　２であるから、両
方のビットラインはほぼ同一の電位にあり、従って「回
復コされる。これらのビットライン間の電位差を迅速に
減少させることを助けるために、ＰＭＯ３Ｉ−ランジス
タフ０はビットラインを共にシャントさせる。

読取り動作期間中、ＰＭＯＳトランジスタ５０゜６０．
７０は、すべてオンであり、且つセル１６を横断して反
転型「パイ」減衰回路網を形成している。第６Ａ図及び
第６Ｂ図は、この反転型「パイ」回路網を示している。

第６図において、インピーダンスＲ５０，Ｒ６０，Ｒ７
０は、トランジスタ５０．６０．７０のオンインピーダ
ンスを表わしている。読取り動作期間中、メモリセル１
６は、シャントトランジスタ７０を横断して電流■を流
させる。セル１６が「０」又は「１」の何れを有するか
に依存して、該電流の極性は第６Ａ図又は第６Ｂ図に示
した何れかとなる。セル１６を横断しての共通モード電
位は、約Ｖｃｃである。

なぜならば、トランジスタ５０及び６０がオンしている
からである。シャンｌ−トランジスタ７０のオンインピ
ーダンスは、約１０００Ωであり、且つ電流Ｉはこのイ
ンピーダンスを横断して、即ちビットライン１８Ａ、２
ＯＡの間に、約±９０ｍＶである差動電圧を発生させる
。センス回路８は、Ｂｉｔ及びＢｉ　ｔｂを受取り且つ
該差動電圧からセル１６が「０」又は「１」の何れかを
読取る。

前述した如く、バイポーラプルアップ又はクランプ装置
は書込み回復回路における回復時間を短縮させるが、バ
イポーラ装置におけるベース・エミッタ容量はアクセス
時間を長くする場合がある。

第３Ａ図及び第３Ｂ図は、この容量問題を例示している
。第３Ａ図は、ビットライン２０へ接続されており且つ
ＭＯＳ）ランジスタＭ１及びＭ２によって駆動される単
一のバイポーラプルアップトランジスタＭ３を使用する
簡単化した書込み回復システムを示している。容量Ｃ１
は、Ｍ３の接合及び拡散容量を表わしている。Ｍ３のエ
ミッタは、ビットライン２０へ接続されており、トラン
ジスタＭ１及びＭ２を駆動するための入力は、書込み回
復論理信号が存在する場合に、ライン３２へ接続される
。

第３Ａ図の回路における書込み動作の期間中、書込み回
復論理信号はＩ・ランジスタＭ２をターンオンさせ、そ
れはトランジスタＭ３をターンオフさせ、実効的にトラ
ンジスタＭ３をビットライン２０から取り除く。コンデ
ンサＣ１上に存在するベース電荷はトランジスタＭ２を
介して放電される。読取り期間中、トランジスタＭ２は
オフであり、トランジスタＭ１及びＭ３はオンしており
、且つトランジスタＭ１は、トランジスタＭ３のベース
及びコンデンサＣＩを充電させる。理想的には、トラン
ジスタＭ３のエミッタ及びビットライン２０は（Ｖｃｃ
−Ｖｂｅ）ヘプルアップされ、尚Ｖｂｅはトランジスタ
Ｍ３のベース・エミッタ電圧である。コンデンサＣ１が
存在するので、ベース及び従ってエミッタ電圧をブート
ストラップし、その結果、ビットライン２０はＶｃｃと
（Ｖｃｃ−Ｖｂｅ）との間ヘブルアップされることが可
能である。トランジスタＭ３がターンオンされると、ト
ランジスタＭ１からのベースドライブはコンデンサＣ１
を充電する。トランジスタＭ３のベースにおける電圧が
上昇すると、そのエミッタ電圧は従続する。コンデンサ
Ｃ１上に何等かのエキストラな駆動電荷が存在すると、
それはエキストラなベース電流を発生し、該エキストラ
なベース電流はβと乗算され且つエキストラなエミッタ
電流を発生する。このエキストラなエミッタ電流は、増
加するエミッタ電圧を発生し、それはベース電圧を越え
ることが可能である。この増加されたエミッタ電圧は、
コンデンサＣ１を介してフィードバックされ、ベース電
圧を増加させる。前記ブートストラップ動作により、Ｖ
ｃｃよりも高いベース電圧を発生することが可能であり
、且つ該エミッタ電圧はＶｃｃと（Ｖｃｃ−Ｖｂｅ）と
の間の何れかの値を有することが可能である。

第３Ｂ図は、トランジスタＭ３がビットラインを（Ｖｃ
ｃ−Ｖｂｅ）へ回復する場合のビットライン２０上のト
ランジスタＭ３のエミッタ電圧を示している。ビットラ
イン２０は、トランジスタＭ１によって与えられるベー
スドライブ及びコンデンサＣ１の大きさに依存して、Ｖ
ｃｃと（Ｖｃｃ−Ｖｂ　ｅ）との間の任意の電圧へ回復
させることが可能である。トランジスタＭ３のベースを
横断してシャントされている比較的大きなコンデンサを
接地させると、ブートストラップ効果が最少とされる。

なぜならば、このシャントコンデンサはエキストラなベ
ースドライブを吸収するからである。一方、トランジス
タＭ３のベースを低インピーダンス電圧源からドライブ
即ち駆動することにより、ベース電圧が前記電圧を越え
て上昇することを防止することが可能である。

前述した如く、添付図面は二三の行及び列を示すのみで
ある。２個のプルアップトランジスタが一つの列へ接続
されるので、６４列の実施例の場合、データブロック当
たり１２８個のプルアップトランジスタが存在する。書
込み回復期間中、１個のプルアップトランジスタがオン
であり、残りの１２７個のプルアップトランジスタはオ
フである。この実施例の場合、データブロック内の１２
８個のすべてのバイポーラプルアップトランジスタのベ
ースは並列接続されている。並列接続されている１２７
個のトランジスタのベースから得られる実効シャント容
量は、オンしている１個のバイポーラプルアップトラン
ジスタにおけるエキストラなベースドライブを吸収する
。この技術は、同等付加的な構成要素を使用することな
しに、バイポーラプルアップトランジスタにおけるブー
トストラップ効果を最少としている。

第５図は、書込み回復手段ロジック２４によって回路２
２へ供給されるライン３１乃至３７上の種々の人力信号
を示している。書込みの前に、すべての列内におけるす
べてのビットライン１８Ａ。

２ＯＡはほぼ電位Ｖｃｃである最高のスレッシュホール
ドレベルにある。なぜならば、最後の読取り期間中に、
すべてのＰＭＯＳ負荷トランジスタ５０及び６０がオン
していたからである。書込み回復手段ロジック２４によ
って決定される如く、ライン３５上の信号Ｗ２は高状態
となり且つライン３６上のその補元Ｗ２ｂは低状態とな
り、シャントトランジスタ７０とプルアップトランジス
タ８０とプルアップトランジスタ９０とをターンオフさ
せる。次いで、ライン３４上の信号ＷＰＨＬが高状態と
なり、負荷トランジスタ５０及び８０をターンオフさせ
る。

次いで、ライン３７上の信号ＷＰＨＣが高状態となり、
書込みのための列１４をセレクト即ち選択する。Ｇｄａ
ｔａ又はＧｄａｔａｂの何れが低状態であるかに従って
列書込みＮＭＯ３）ランジスタ１２０又は１３０のｆ→
れかがターンオンする。

Ｇｄａｔａが低状態であると仮定すると、トランジスタ
１２０がターンオンし、ライン１８Ａを低状態ヘブルす
る。低状態へ移行する場合に、ライン１８Ａはセル１６
内に情報を書込む。ロジック（論理）回路２４は、列１
４に対して読取り又は書込みが行なわれる場合には、ラ
イン３１上の信号ＰＨＣを低状態とさせる。ライン３１
上の信号ＰＨＣが低状態であると、最初にビットライン
１８Ａ及び２ＯＡの両方が高状態にあるので、トランジ
スタ１４０及び１５０は初期的にターンオンする。しか
しながら、ライン１８Ａが低状態にプルされると、トラ
ンジスタ１４０はターンオフを開始し、一方トランジス
タ１５０はオン状態のままである。

トランジスタ１５０のゲート１５２は低状態（ＰＨＣが
低）であり、一方Ｂｉｔｂへ接続されているそのソース
１５４は高状態であるので、列読取りトランジスタ１５
０はオン状態のままである。従って、ライン１５８上の
Ｇｏｕｔｂは高状態である。高状態であっても、エミッ
タ１９４が負荷トランジスタ２００へ接続されているト
ランジスタ１９０によって、Ｇｏｕｔｂは第一中間スレ
ッシュホールドレベル（Ｖｃｃ−Ｖｂｅ、）へクランプ
される。ベース１９２はライン３３上のＧｄａｔａｂを
受取るべく接続されており、従って高状態である。エミ
ッタ１９４はＶｃｃ−Ｖｂｅ１にあり且つトランジスタ
１５０がオンしているノテ、ライン２０ＡはｖＣＣ−ｖ
ｂｅｌにクランプされる。ゲート２０２が低状態であり
且つそのドレイン２０６が電位Ｖｃｃ−Ｖｂｅ、にある
ので、負荷トランジスタ２００はターンオンしようとす
る。しかしながら、トランジスタ２００をターンオンさ
せることは、トランジスタ１９０によって見られる負荷
インピーダンスを低下させるだけであり、トランジスタ
１９０のエミッタ１９４はＶｃｃ−Ｖｂｅ、に止どまる
。従って、書込み期間中、ライン１５８上のＧｏｕｔｂ
はＶｃｃ−Ｖｂｅ、となる。

次いで、ゲート１４２はライン３１上のＰＨＣを受取る
べく接続されており且つそのソース１４４はこれも又低
状態にあるライン１８Ａへ接続されているので、トラン
ジスタ１４０はターンオフを開始する。ドレイン１４６
は高状態であり、且つこのドレイン電位はトランジスタ
１４０がターンオフする点であるＰＨＣの電位よりも高
いほぼＮＭＯＳスレッシュホールド電圧へ降下する。書
込み期間中、ドレイン１４６の電位は、下側電源Ｖｅｅ
よりも約１．５Ｖ高い電位へ降下する。ライン３２上の
Ｇｄａｔａは低状態であるのでクランプトランジスタ１
７０はオフされる。従って、書込み期間中、ライン１４
８上のＧｏｕｔは約■ｅｅよりも１．５■高い電圧であ
る。

書込み動作の後、回路２４はライン３５上の論理信号Ｗ
２を低状態ヘプルし、そのことはトランジスタ７０をタ
ーンオンさせ、約１０００Ωのインピーダンスでライン
１８Ａをライン２ＯＡヘシヤントさせる。ライン３６上
の論理信号Ｗ２ｂは高状態へ移行する。エミッタ９４は
ライン２ＯＡへ接続されており、一方Ｂｉｔｂは第一中
間スレッシュホールドレベルヘクランプされているので
、そのことはトランジスタ９０をターンオンさせること
はない。エミッタ９４は低状態にあるライン１８Ａへ接
続されているので、信号Ｗ２ｂはトランジスタ８０をタ
ーンオンさせる。トランジスタ８０がターンオンすると
、そのエミッタ８４はライン１８Ａを第二中間スレッシ
ュホールドレベルＶｃｃ−Ｖｂｅ２ヘプルアツプさせる
。■ｂｅｌ絢Ｖｂｅ２であるので、両方のビットライン
は実質的に同一の電位となる。

次いで、ライン３４上の論理信号ＷＰＨＬが低状態へ移
行し、トランジスタ５０及び６０をターンオンさせ、そ
の際にライン１８Ａ及びライン２０ＡをＶｃｃへ向けて
プルアップさせる。トランジスタ５０．６０．７０は、
すべてオンであり、これらが−緒になって第６図に示し
た如くセル１６を横断して反転型「パイ（π）」回路網
を形成する。トランジスタ５０．６０．７０は一緒にな
ってセル１６を横断してのコモンモード電位を約Ｖｃｃ
へ上昇させ且つセル１６を横断しての電圧を最少とさせ
ほぼ±９０　ｍ　Ｖの互いの所望の電位差内とさせる。

次いで、ライン３２又はライン３３の何れかが低状態ヘ
ブルされていると、それは再度高状態ヘブルされる。ラ
イン３２上のＧｄａｔａが高状態ヘブルされるので、ト
ランジスタ１７０はアクティブとなり、ライン１４８上
のＧ。

Ｕ【を第一スレッシュホールドレベルヘプルする。

次いで、ライン３７上のＷＰＨＣが低状態ヘブルされる
。書込み期間中、トランジスタ１２０はオンであり且つ
トランジスタ１３０はオフである。

ＷＰＨＣが低状態へ移行すると、トランジスタ１２０又
は１３０のｆｉｌれかオンであったものがターンオフさ
れる。トランジスタ１２０及び１３０がオフであると、
ライン１８Ａ及びライン２ＯＡはＧｄａｔａ又はＧｄａ
　ｔ　ａｂにおける変化によってもはや影響を受けるこ
とはない。ライン１４８上のＧｏｕｔ及びライン１５８
上のＧｏｕｔｂは両方とも高状態である。トランジスタ
５０及び６０がライン１８Ａ及び２ＯＡをＶｃｃへ向け
てプルすると、クランプトランジスタ１７０及び１９０
はターンオフする。なぜならば、これらのトランジスタ
のエミッタはそれらのベースよりも高い電位へ上昇され
るからである。

尚、本発明はその実施上以下のもが成の一つ又はそれ以
上を取り得るものである。

（１）セルと、前記セルに接続された第一及び第二ビッ
トラインと、前記第一及び第二ビットラインの選択した
一つの上の電圧を減少させることによって前記セル内に
情報を書込む手段と、前記セルから情報を読取るための
読取り手段とを有するメモリシステムにおける書込み回
復回路において、前記情報が書込まれている問罪選択状
態にあるビットラインへ第一中間電圧を接続させる第一
手段、前記情報が書込まれた後に前記選択されたビット
ラインを前記第一中間電圧へ移動させる第二手段、とを
有しており、情報が前記セル内に書込まれた後に、前記
ビットラインが低電圧差を有し且つ迅速に読取りを行な
うことが可能であることを特徴とする書込み回復回路。

（２）上記第（１）において、前記第一及び第二手段の
各々が別個のトランジスタを有することを特徴とする回
路。

（３）上記第（２）において、各トランジスタが入力端
子を有しており、且つ更に複数個のトランジスタの入力
端子を並列接続する手段を有していることを特徴とする
回路。

（４）上記第（１）において、更に、情報が書込まれる
セル以外のセルのビットラインを第一電圧へ相互接続さ
せる手段を有することを特徴とする回路。

（５）上記第（１）において、更に、情報が読取られて
いる間前記第一ビットラインを前記第二ビットラインヘ
シャントさせる手段を有することを特徴とする回路。

（６）上記第（５）において、前記シャント手段がトラ
ンジスタを有することを特徴とする回路。

（７）上記第（１）にお（１て、更に、前記情報が読取
られている間前記ビットラインを第一電圧へ接続させる
第三手段を有することを特徴とする回路。

（８）上記第（７）において、前記第三接続手段がトラ
ンジスタを有していることを特徴とする回路。

（９）セルと、前記セルに接続された第一及び第二ビッ
トラインと、前記第一ビットライン上の電位を減少させ
ることによって前記セル内に情報を古込む書込み手段と
、前記ビットラインが互いに小さな電圧差内にある場合
に動作可能であり前記セルから情報を読取ることの可能
な読取り手段とを有するメモリシステムにおける書込み
回復回路において、前記情報が書込まれる間前記第二ビ
ットラインへ第一中間電圧を接続させる第一手段、前記
情報が読取られる間前記第一ビットラインへ第二中間電
圧を接続させる第二手段、とを有しており、前記情報が
前記セル内に書込まれる間前記第一ビットラインを前記
第二中間電圧へ予備負荷を掛け、情報が前記セル内に書
込まれた後に前記ビットラインは低電圧差を有し且つ迅
速に読取ることが可能であることを特徴とする古込み回
復回路。

（１０）上記第（９）において、更に、情報が書込まれ
るセル以外のセルのすべてのビットラインを第一電圧へ
相互接続させる手段を有することを特徴とするメモリシ
ステム。

（１１）上記第（１０）において、前記接続手段がトラ
ンジスタを有することを特徴とするメモリシステム。

（１２）上記第（１１）において、更に、前記情報が読
取られる間前記第一ビットラインを前記第二ビットライ
ンヘシャントさせる手段を有することを特徴とするメモ
リシステム。

（１３）上記第（１２）において、前記シャント手段が
トランジスタを有することを特徴とするメモリシステム
。

（１４）上記第（９）において、更に、前記情報が読取
られている間前記ビットラインを第一電圧へ接続する第
三手段を有していることを特徴とするメモリシステム。

（１５）上記第（１４）において、前記第三接続手段が
トランジスタを有していることを特徴とするメモリシス
テム。

（１６）セルと、前記セルへ接続されている第一及び第
二ビットラインと、前記第一ビットラインの電位を減少
させることによって情報を前記セル内に書込むための書
込み手段と、前記ビットラインが互いに小さな電圧差内
にある場合に動作可能であり前記セルからの情報を読取
るための読取り手段とを有するメモリシステムにおける
書込み回復方法において、前記情報が書込まれる間前記
第二ビットラインへ第一中間電圧を接続させ、前記情報
が読取られる間前記第一ビットラインへ第二中間電圧を
接続させ、前記情報が前記セル内に書込まれる間前記第
一ビットラインを前記第二中間電圧で予備負荷を掛け、
前記ビットラインは低電圧差を有しており且つ書込み動
作の後に迅速に読取りを行なうことが可能であることを
特徴とする書込み回復方法。

（１７）上記第（１６）において、前記第一及び第二中
間電圧が実質的に等しいことを特徴とするメモリシステ
ム。

（１８）上記第（１７）において、情報が書込まれるセ
ル以外のセルのビットラインを第一電圧へ相互接続させ
るステップを有することを特徴とするメモリシステム。

（１９）上記第（１８）において、前記情報が読取られ
ている間前記ビットラインを第一電圧へ接続させるステ
ップを有することを特徴とするメモリシステム。

（２０）上記第（１９）において、前記情報が読取られ
ている間前記第一ビットラインを前記第二ビットライン
ヘシャントさせるステップを有することを特徴とするメ
モリシステム。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることはもちろんである。

【図面の簡単な説明】

第１図はアドレス遷移検知を使用する従来の書込み回復
回路を示した概略図、第２図は本発明の書込み回復回路
を具備する一般化したデジタルメモリシステムを示した
ブロック図、第３Ａ図はバイポーラプルアップトランジ
スタ及び不所望のベース・エミッタ容量を示した概略図
、第３Ｂは第３Ａ図における回路の波形図、第４図は本
発明の実施例を示した概略図、第５図は第４図の回路に
対するタイミング線図、第５Ａ図は第４図の一部を示し
た拡大概略図、第６図は反転型「パイ（π）」減衰回路
網を示した説明図、である。 （符号の説明） ２　　　：デジタルメモリシステム ４　　　：中央制御装置 ６　　　：列読取り／８込み回路 １０　　　：行デコーダ １６　　　：メモリセル １９　　　：行ライン １８．２０：ビットライン ２２　　　：８込み回復手段 ＦＩＧ、ｊＡ。 ＦＩＧ、　３Ｂ。 ＦｉＧ、ｊ。 ＦＩＧ、ＪＡ。 手続補正書（斌）

Claims (1)

1. 【特許請求の範囲】 １、セルと、前記セルに接続された第一及び第二ビット
   ラインと、前記第一及び第二ビットラインの選択した一
   つの上の電圧を減少させることによって前記セル内に情
   報を書込む手段と、前記セルから情報を読取るための読
   取り手段とを有するメモリシステムにおける書込み回復
   回路において、前記情報が書込まれている間非選択状態
   にあるビットラインへ第一中間電圧を接続させる第一手
   段、前記情報が書込まれた後に前記選択されたビットラ
   インを前記第一中間電圧へ移動させる第二手段、とを有
   しており、情報が前記セル内に書込まれた後に、前記ビ
   ットラインが低電圧差を有し且つ迅速に読取りを行なう
   ことが可能であることを特徴とする書込み回復回路。 ２、セルと、前記セルに接続された第一及び第二ビット
   ラインと、前記第一ビットライン上の電位を減少させる
   ことによって前記セル内に情報を書込む書込み手段と、
   前記ビットラインが互いに小さな電圧差内にある場合に
   動作可能であり前記セルから情報を読取ることの可能な
   読取り手段とを有するメモリシステムにおける書込み回
   復回路において、前記情報が書込まれる間前記第二ビッ
   トラインへ第一中間電圧を接続させる第一手段、前記情
   報が読取られる間前記第一ビットラインへ第二中間電圧
   を接続させる第二手段、とを有しており、前記情報が前
   記セル内に書込まれる間前記第一ビットラインを前記第
   二中間電圧へ予備負荷を掛け、情報が前記セル内に書込
   まれた後に前記ビットラインは低電圧差を有し且つ迅速
   に読取ることが可能であることを特徴とする書込み回復
   回路。 ３、セルと、前記セルへ接続されている第一及び第二ビ
   ットラインと、前記第一ビットライン　の電位を減少さ
   せることによって情報を前記セル内に書込むための書込
   み手段と、前記ビットラインが互いに小さな電圧差内に
   ある場合に動作可能であり前記セルからの情報を読取る
   ための読取り手段とを有するメモリシステムにおける書
   込み回復方法において、前記情報が書込まれる間前記第
   二ビットラインへ第一中間電圧を接続させ、前記情報が
   読取られる間前記第一ビットラインへ第二中間電圧を接
   続させ、前記情報が前記セル内に書込まれる間前記第一
   ビットラインを前記第二中間電圧で予備負荷を掛け、前
   記ビットラインは低電圧差を有しており且つ書込み動作
   の後に迅速に読取りを行なうことが可能であることを特
   徴とする書込み回復方法。