JPH029162A - バイポーラ・ｃｍｏｓ混載半導体装置及びその製造方法 - Google Patents
バイポーラ・ｃｍｏｓ混載半導体装置及びその製造方法Info
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- JPH029162A JPH029162A JP63160326A JP16032688A JPH029162A JP H029162 A JPH029162 A JP H029162A JP 63160326 A JP63160326 A JP 63160326A JP 16032688 A JP16032688 A JP 16032688A JP H029162 A JPH029162 A JP H029162A
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- low impurity
- bipolar
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- impurity layer
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- Electronic Switches (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はバイポーラ・ＣＭＯＳ混載半導体装置及びその
製造方法に関するものである。
製造方法に関するものである。
（従来の技術）
従来のバイポーラトランジスタとＣＭＯＳトランジスタ
を同一基板上に混載した半導体装置（以下バイポーラ・
ＣＭＯＳ混載半導体装置という）について、その−例の
回路図を第２図に示す。
を同一基板上に混載した半導体装置（以下バイポーラ・
ＣＭＯＳ混載半導体装置という）について、その−例の
回路図を第２図に示す。
入力端子５１．５２と出力端子５３をＨし、ＰＭＯＳ）
ランジスタＴ１．Ｔ２、ＮＭＯＳトランジスタＴ３．Ｔ
４、及びバイポーラトランジスタＱ１．Ｑ２が混載され
ている。この場合の断面図を第３図に示す。ｐ＋層１７
を介して接地されているｐ型シリコン基板１の内部にコ
レクタ用ｎ＋埋込み層３が形成され、その上部にｎ ウ
ェル５が形成されている。このｎ ウェル５の内部にコ
レクタ接続用ｎ＋層４、ベース用ｐ−層７及びベース用
ｐ−″層９が形成され、さらにベース用ｐ−層７の上部
にエミッタ用ｎ＋層８が形成されている。これらにより
バイポーラトランジスタＱ１が構成される。同様にバイ
ポーラトランジスタＱ２が、コレクタ用ｎ 埋込み層１
０及びその上部に形成されたｎ ウェル１２、そのｎ
ウェル１２の内部に形成されたコレクタ接続用ｎ＋層１
１、ベース用ｐ 層１４、ベース用ｐ 層１６、さらに
ベース用ｐ 層１４の上部に形成されたエミッタ川口１
層１５により構成されている。さらにゲート酸化膜２３
及びゲートポリシリコン２４の側面に側壁２７．２８を
形成し、これをマスクとしてソース用ｎ−層２１、ソー
ス用ｎ＋層２５、ドレイン用ｎ−層２２、ドレイン用ｎ
＋層２６をＬＤＤ溝造（Ｌｌｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ ）構造により形成してＮＭＯＳｌ−ランジ
スタＴ４とする。そしてバイポーラトランジスタＱ１の
ベースチャージ引き抜き用抵抗Ｒ，として、ｎ ウェル
５にバイポーラトランジスタＱ１とフィールド酸化Ｊ！
！２を隔ててｐ−層６を形成する。またバイポーラトラ
ンジスタＱ２のベースチャージ引き抜き用抵抗Ｒ２とし
て、フィールド酸化膜２の上部にポリシリコン３４を形
成する。
ランジスタＴ１．Ｔ２、ＮＭＯＳトランジスタＴ３．Ｔ
４、及びバイポーラトランジスタＱ１．Ｑ２が混載され
ている。この場合の断面図を第３図に示す。ｐ＋層１７
を介して接地されているｐ型シリコン基板１の内部にコ
レクタ用ｎ＋埋込み層３が形成され、その上部にｎ ウ
ェル５が形成されている。このｎ ウェル５の内部にコ
レクタ接続用ｎ＋層４、ベース用ｐ−層７及びベース用
ｐ−″層９が形成され、さらにベース用ｐ−層７の上部
にエミッタ用ｎ＋層８が形成されている。これらにより
バイポーラトランジスタＱ１が構成される。同様にバイ
ポーラトランジスタＱ２が、コレクタ用ｎ 埋込み層１
０及びその上部に形成されたｎ ウェル１２、そのｎ
ウェル１２の内部に形成されたコレクタ接続用ｎ＋層１
１、ベース用ｐ 層１４、ベース用ｐ 層１６、さらに
ベース用ｐ 層１４の上部に形成されたエミッタ川口１
層１５により構成されている。さらにゲート酸化膜２３
及びゲートポリシリコン２４の側面に側壁２７．２８を
形成し、これをマスクとしてソース用ｎ−層２１、ソー
ス用ｎ＋層２５、ドレイン用ｎ−層２２、ドレイン用ｎ
＋層２６をＬＤＤ溝造（Ｌｌｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ ）構造により形成してＮＭＯＳｌ−ランジ
スタＴ４とする。そしてバイポーラトランジスタＱ１の
ベースチャージ引き抜き用抵抗Ｒ，として、ｎ ウェル
５にバイポーラトランジスタＱ１とフィールド酸化Ｊ！
！２を隔ててｐ−層６を形成する。またバイポーラトラ
ンジスタＱ２のベースチャージ引き抜き用抵抗Ｒ２とし
て、フィールド酸化膜２の上部にポリシリコン３４を形
成する。
このポリシリコン３４を抵抗Ｒ２として形成した場合に
は、次のような問題がある。抵抗Ｒ２としてＭＯＳ）ラ
ンジスタのゲートと同一のシリコンを用いたのではシー
ト抵抗が低すぎるため、別に新たな拡散工程が必要にな
るなど、工程数の増加を招くこととなる。
は、次のような問題がある。抵抗Ｒ２としてＭＯＳ）ラ
ンジスタのゲートと同一のシリコンを用いたのではシー
ト抵抗が低すぎるため、別に新たな拡散工程が必要にな
るなど、工程数の増加を招くこととなる。
このような問題を取り除いた例を第４図に示す。
抵抗Ｒ２としてｎ＋埋込み層３０、ｎ 層３１、ｎ ウ
ェル３２、ｐ 層３３を、それぞれバイポーラトランジ
スタＱ１．Ｑ２のＮ 埋込み層３゜１０、ｎ＋層４，１
１、ｎ−ウェル５，１２、ｐ 層７，１４と同時に形成
する。この場合には、バイポーラトランジスタＱ１．Ｑ
２を形成する工程とは別に、抵抗Ｒ２を形成するための
専用の工程を必要とはしない。しかし、出力を取り出す
部分となるバイポーラトランジスタＱ２のｎ＋埋込み層
１０に大きな静電容量が加わらないように、ｎ１埋込み
層１０と抵抗Ｒ２のｎ 埋込み層３０とを分離する必要
がある。これにより素子面積が増大して装置の小型化を
妨げるという問題があった。
ェル３２、ｐ 層３３を、それぞれバイポーラトランジ
スタＱ１．Ｑ２のＮ 埋込み層３゜１０、ｎ＋層４，１
１、ｎ−ウェル５，１２、ｐ 層７，１４と同時に形成
する。この場合には、バイポーラトランジスタＱ１．Ｑ
２を形成する工程とは別に、抵抗Ｒ２を形成するための
専用の工程を必要とはしない。しかし、出力を取り出す
部分となるバイポーラトランジスタＱ２のｎ＋埋込み層
１０に大きな静電容量が加わらないように、ｎ１埋込み
層１０と抵抗Ｒ２のｎ 埋込み層３０とを分離する必要
がある。これにより素子面積が増大して装置の小型化を
妨げるという問題があった。
（発明が解決すべき課題）
このように従来はバイポーラトランジスタのベースチャ
ージ引き抜き用抵抗として、フィールド酸化膜の上部に
ポリシリコンを形成した場合には工程数が増加して生産
コストが上昇し、一方ｎ＋埋込み層、ｎ＋層、ｎ−ウェ
ル、ｐ−層を形成した場合には素子面積の増大を招いて
装置の小型化が妨げられるという問題があった。
ージ引き抜き用抵抗として、フィールド酸化膜の上部に
ポリシリコンを形成した場合には工程数が増加して生産
コストが上昇し、一方ｎ＋埋込み層、ｎ＋層、ｎ−ウェ
ル、ｐ−層を形成した場合には素子面積の増大を招いて
装置の小型化が妨げられるという問題があった。
本発明は上記事情に鑑み、生産コストの低減及び装置の
小型化を共に図ることができるバイポーラ・ＣＭＯ８混
載半導体装置及びその製造方法を提供することを目的と
する。
小型化を共に図ることができるバイポーラ・ＣＭＯ８混
載半導体装置及びその製造方法を提供することを目的と
する。
（課題を解決するための手段）
本発明のバイポーラ・ＣＭＯＳ混載半導体装置は、少な
くとも一部の抵抗領域として、ＮＭＯＳＦＥＴのｎ型低
不純物層と同時に形成されたｎ型低不純物層を備えたこ
とを特徴としている。
くとも一部の抵抗領域として、ＮＭＯＳＦＥＴのｎ型低
不純物層と同時に形成されたｎ型低不純物層を備えたこ
とを特徴としている。
また本発明のバイポーラ・ＣＭＯＳ混載半導体装置には
、少なくとも一部の抵抗領域として、Ｌ Ｄ Ｄ （Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を構成
する低不純物層と同一の不純物分布を有するように形成
された低不純物層を備えたことを特徴としたものもある
。
、少なくとも一部の抵抗領域として、Ｌ Ｄ Ｄ （Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を構成
する低不純物層と同一の不純物分布を有するように形成
された低不純物層を備えたことを特徴としたものもある
。
本発明のバイポーラ・ＣＭＯＳ混載半導体装置を製造す
る方法として、少なくとも一部の抵抗領域として使用す
る低不純物層を、ＬＤＤ構造を構成する低不純物層と同
時に形成することを特徴とする方法がある。
る方法として、少なくとも一部の抵抗領域として使用す
る低不純物層を、ＬＤＤ構造を構成する低不純物層と同
時に形成することを特徴とする方法がある。
また、本発明のバイポーラ・ＣＭＯＳ混載半導体装置と
して、バイポーラ・ＣＭＯＳゲート回路の抵抗領域とし
て、ＮＭＯＳＦＥＴのｎ型低不純物層と同時に形成され
たｎ型低不純物層を備えたことを特徴としたものがある
。
して、バイポーラ・ＣＭＯＳゲート回路の抵抗領域とし
て、ＮＭＯＳＦＥＴのｎ型低不純物層と同時に形成され
たｎ型低不純物層を備えたことを特徴としたものがある
。
また本発明のバイポーラ・ＣＭＯＳ混載半導体装置とし
て、バイポーラ・ＣＭＯＳゲート回路の抵抗領域として
、ＬＤＤ構造を構成する低不純物層と同一の不純物分布
を有するように形成された低不純物層を備えたことを特
徴としたものがある。
て、バイポーラ・ＣＭＯＳゲート回路の抵抗領域として
、ＬＤＤ構造を構成する低不純物層と同一の不純物分布
を有するように形成された低不純物層を備えたことを特
徴としたものがある。
さらに本発明のバイポーラ・ＣＭＯＳ混載半導体装置と
して、バイポーラ・ＣＭＯＳゲート回路のバイポーラト
ランジスタのベースチャージ引き抜き用抵抗領域として
、ＮＭＯＳＦＥＴのｎ型低不純物層と同時に形成された
ｎ型低不純物層を備えたことを特徴としたものもある。
して、バイポーラ・ＣＭＯＳゲート回路のバイポーラト
ランジスタのベースチャージ引き抜き用抵抗領域として
、ＮＭＯＳＦＥＴのｎ型低不純物層と同時に形成された
ｎ型低不純物層を備えたことを特徴としたものもある。
同様に本発明のバイポーラ・ＣＭＯＳ混載半導体装置と
して、バイポーラ・ＣＭＯＳゲート回路のバイポーラト
ランジスタのベースチャージ引き抜き用抵抗領域として
、Ｌ Ｄ Ｄ 構造を構成する低不純物層と同一の不純
物分布を有するように形成された低不純物層を備えたこ
とを特徴とするものがある。
して、バイポーラ・ＣＭＯＳゲート回路のバイポーラト
ランジスタのベースチャージ引き抜き用抵抗領域として
、Ｌ Ｄ Ｄ 構造を構成する低不純物層と同一の不純
物分布を有するように形成された低不純物層を備えたこ
とを特徴とするものがある。
（作 用）
少なくとも一部の抵抗領域としてｎ型低不純物層をＮＭ
ＯＳＦＥＴのｎ型低不純物層と同時に形成することによ
って、この抵抗領域を形成するための専用の工程を必要
としないため工程数の新たな増加が防止され、さらに抵
抗領域を形成するために必要な素子面積の増大が抑えら
れる。
ＯＳＦＥＴのｎ型低不純物層と同時に形成することによ
って、この抵抗領域を形成するための専用の工程を必要
としないため工程数の新たな増加が防止され、さらに抵
抗領域を形成するために必要な素子面積の増大が抑えら
れる。
またＬＤＤ構造を構成する低不純物層と同一の不純物骨
／＋ｉを有する低不純物層を少な（とも一部の抵抗領域
として形成した場合にも工程数が新たに増加せず、しか
も素子面積の増大が抑えられる。
／＋ｉを有する低不純物層を少な（とも一部の抵抗領域
として形成した場合にも工程数が新たに増加せず、しか
も素子面積の増大が抑えられる。
バイポーラ・ＣＭＯＳゲート回路の抵抗領域として、ｎ
型低不純物層をＮＭＯＳＦＥＴのｎ型低不純物層と同時
に形成したことによって、同様に工程数の増加、素子面
積の増大が抑えられる。
型低不純物層をＮＭＯＳＦＥＴのｎ型低不純物層と同時
に形成したことによって、同様に工程数の増加、素子面
積の増大が抑えられる。
バイポーラ・ＣＭＯＳゲート回路の抵抗領域として、Ｌ
ＤＤ構造を構成する低不純物層と同一の不純物分布を有
する低不純物層を形成した場合にも同様に工程数の増加
、素子面積の増大が抑えられる。
ＤＤ構造を構成する低不純物層と同一の不純物分布を有
する低不純物層を形成した場合にも同様に工程数の増加
、素子面積の増大が抑えられる。
さらに、バイポーラ・ＣＭＯＳゲート回路のバイポーラ
トランジスタのベースチャージ引き抜き用抵抗領域とし
て、ｎ型低不純物層をＮＭＯＳＦＥＴのｎ型低不純物層
と同時に形成した場合にも工程数の増加、素子面積の増
大が抑えられ、またＬＤＤ構造を構成する低不純物層と
同一の不純物骨（Ｈ５を有する低不純物層を形成した場
合も同様に工程数の増加、素子面積の増大が抑えられる
。
トランジスタのベースチャージ引き抜き用抵抗領域とし
て、ｎ型低不純物層をＮＭＯＳＦＥＴのｎ型低不純物層
と同時に形成した場合にも工程数の増加、素子面積の増
大が抑えられ、またＬＤＤ構造を構成する低不純物層と
同一の不純物骨（Ｈ５を有する低不純物層を形成した場
合も同様に工程数の増加、素子面積の増大が抑えられる
。
（実施例）
以下本発明の一実施例について、第１図を参照して説明
する。第１図（ａ）は、第２図に示された回路構成を白
゛するバイポーラ・ＣＭＯＳ混載半導体装置の工程断面
図であって、ＮＭＯＳＦＥＴＴ４のＬＤＤ構造のソース
用ｎ″″層２１及びドレイン用ｎ−″層２２をイオン注
入により形成した直後のものである。ここで、従来の場
合を示す第３図、第４図と同一のものには同一符号を付
して説明を省略する。この工程において、バイポーラト
ランジスタＱ２のベースチャージ引き抜き用抵抗Ｒ２と
して、ソース用ｎ−層２１及びドレイン用ｎ−層２２と
同一の不純物分布を有するｎ″″層４０を同時に形成す
る。このｎ−層４０は抵抗Ｒ２として要求される抵抗率
、シート抵抗を有しているため、他に新たな工程を設け
る必要がない。
する。第１図（ａ）は、第２図に示された回路構成を白
゛するバイポーラ・ＣＭＯＳ混載半導体装置の工程断面
図であって、ＮＭＯＳＦＥＴＴ４のＬＤＤ構造のソース
用ｎ″″層２１及びドレイン用ｎ−″層２２をイオン注
入により形成した直後のものである。ここで、従来の場
合を示す第３図、第４図と同一のものには同一符号を付
して説明を省略する。この工程において、バイポーラト
ランジスタＱ２のベースチャージ引き抜き用抵抗Ｒ２と
して、ソース用ｎ−層２１及びドレイン用ｎ−層２２と
同一の不純物分布を有するｎ″″層４０を同時に形成す
る。このｎ−層４０は抵抗Ｒ２として要求される抵抗率
、シート抵抗を有しているため、他に新たな工程を設け
る必要がない。
その後従来の場合と同様に、ＮＭＯＳＦＥＴのソース用
ｎ 層２５及びドレイン用ｎ 層２６をそれぞれ側９２
７．２８をマスクとしてイオン注入により形成すると同
時に、バイポーラトランジスタＱ、、Ｑ２用のエミッタ
用ｎ＋層８，１５を形成する。さらにベース用ｐ−層７
．１４と抵抗Ｒ１用ｐ 層６とを同時に形成し、その後
ベース引き出し用ｐ 層９，１６を形成する。以降は図
示されていない層間絶縁膜、配線、電極をそれぞれ形成
して工程を終える。
ｎ 層２５及びドレイン用ｎ 層２６をそれぞれ側９２
７．２８をマスクとしてイオン注入により形成すると同
時に、バイポーラトランジスタＱ、、Ｑ２用のエミッタ
用ｎ＋層８，１５を形成する。さらにベース用ｐ−層７
．１４と抵抗Ｒ１用ｐ 層６とを同時に形成し、その後
ベース引き出し用ｐ 層９，１６を形成する。以降は図
示されていない層間絶縁膜、配線、電極をそれぞれ形成
して工程を終える。
この実施例によれば、抵抗Ｒ２としてｎ 層４０をＮＭ
ＯＳＦＥＴＴ４のｎ 層２１．２２と同時に形成するた
め、抵抗Ｒ２を形成するために工程を新たに設ける必要
がなく、工程数の増加が抑えられてコスト低減を図るこ
とができる。また第４図に示された従来の場合のような
抵抗Ｒ２専川のｎ ウェル３２を特別に設ける必要がな
いため、素子面積の増大を抑制して装置の小型化を図る
ことが可能である。
ＯＳＦＥＴＴ４のｎ 層２１．２２と同時に形成するた
め、抵抗Ｒ２を形成するために工程を新たに設ける必要
がなく、工程数の増加が抑えられてコスト低減を図るこ
とができる。また第４図に示された従来の場合のような
抵抗Ｒ２専川のｎ ウェル３２を特別に設ける必要がな
いため、素子面積の増大を抑制して装置の小型化を図る
ことが可能である。
尚、本実施例は本発明のバイポーラ・ＣＭＯＳ混載半導
体装置及びその製造方法を限定するものではない。例え
ば本実施例ではバイポーラトランジスタＱ のベースチ
ャージ引き抜き用抵抗Ｒ２として、Ｌ Ｄ Ｄ ｔＭ造
を構成する低不純物層（ソース用ｒｌ 層２１、ドレイ
ン用ｎ 層２２）と同一の不純物分布を有する低不純物
層（ｎ 層４０）を同時に形成しているが、Ｌ Ｄ Ｄ
構造とせずにイオン注入によってｎ型低不純物層を形
成したものであってもよい。またｎ型低不純物層に限ら
ず、ＬＤＤ構造を＋＋Ｙｔ成する低不純物層と同一の不
純物分布を有するｐ型紙不純物層を抵抗Ｒ２用として形
成したものであってもよい。この場合には本実施例にお
けるｎ型とｐ型を全て反転させたものに相当する。さら
にこのようなｎ型低不純物層、あるいはＬＤＤ構造を構
成する低不純物層と同一の不純物分布を有する低不純物
層を、バイポーラトランジスタのベースチャージ引き抜
き用抵抗としてのみならず、他の抵抗領域として形成し
た場合にも本発明の適用が可能であり、同様の効果が得
られる。
体装置及びその製造方法を限定するものではない。例え
ば本実施例ではバイポーラトランジスタＱ のベースチ
ャージ引き抜き用抵抗Ｒ２として、Ｌ Ｄ Ｄ ｔＭ造
を構成する低不純物層（ソース用ｒｌ 層２１、ドレイ
ン用ｎ 層２２）と同一の不純物分布を有する低不純物
層（ｎ 層４０）を同時に形成しているが、Ｌ Ｄ Ｄ
構造とせずにイオン注入によってｎ型低不純物層を形
成したものであってもよい。またｎ型低不純物層に限ら
ず、ＬＤＤ構造を＋＋Ｙｔ成する低不純物層と同一の不
純物分布を有するｐ型紙不純物層を抵抗Ｒ２用として形
成したものであってもよい。この場合には本実施例にお
けるｎ型とｐ型を全て反転させたものに相当する。さら
にこのようなｎ型低不純物層、あるいはＬＤＤ構造を構
成する低不純物層と同一の不純物分布を有する低不純物
層を、バイポーラトランジスタのベースチャージ引き抜
き用抵抗としてのみならず、他の抵抗領域として形成し
た場合にも本発明の適用が可能であり、同様の効果が得
られる。
本発明は以上説明したように構成されているので、以下
に記載されるような効果を奏する。
に記載されるような効果を奏する。
少なくとも一部の抵抗領域としてｎ型低不純物層をＮＭ
ＯＳＦＥＴのｎ型低不純物層と同時に形成して備えたこ
とにより、抵抗領域を形成するための工程を新たに設け
る必要がないためコスト低減を図ることかでき、さらに
抵抗領域形成のために必要な素子面積の増大化が抑制さ
れて装置を小型化することが可能である。
ＯＳＦＥＴのｎ型低不純物層と同時に形成して備えたこ
とにより、抵抗領域を形成するための工程を新たに設け
る必要がないためコスト低減を図ることかでき、さらに
抵抗領域形成のために必要な素子面積の増大化が抑制さ
れて装置を小型化することが可能である。
また、ＬＤＤ構造を構成する低不純物層と同一の不純物
分布を自゛する低不純物層を少なくとも一部の抵抗領域
として形成したことによって同様にコスト低減、装置の
小型化という同様の効果が得られる。
分布を自゛する低不純物層を少なくとも一部の抵抗領域
として形成したことによって同様にコスト低減、装置の
小型化という同様の効果が得られる。
上述のそれぞれの抵抗領域を、バイポーラ・ＣＭＯＳゲ
ート回路の抵抗領域として形成したり、あるいはバイポ
ーラトランジスタのベースチャージ引き抜き用抵抗領域
として形成した場合にも同様の効果が得られる。
ート回路の抵抗領域として形成したり、あるいはバイポ
ーラトランジスタのベースチャージ引き抜き用抵抗領域
として形成した場合にも同様の効果が得られる。
第１図は本発明の一実施例を示す工程別断面図、第２図
は本発明が適用されるバイポーラ・ＣＭＯＳ混載半導体
装置の一例を示す回路図、第３図、第４図は従来のバイ
ポーラ・ＣＭＯＳ混載半導体装置を示す工程断面図であ
る。 １・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、３．１０．３０・・・ｎ“埋込み層、４，１１．３１
・・・ｎ 層、５，１２．３２・・・ｎ ウェル、６・
・・抵抗Ｒ１用ｐ−層、７，１４・・・ベース用ｐ−層
８．１５・・・エミッタ用ｎ＋層、９．１６・・・ベー
ス用ｐ＋層、１７・・・ｐ＋層、２１・・・ソース用ｎ
−層、２２・・・ドレイン用ｎ 層、２３・・・ゲート
酸化膜、２４・・・ゲートポリシリコン、２５・・・ソ
ース用ｎ＋層、２６・・・ドレイン用ｎ 層、２７．２
８・・・側壁、３３・・・抵抗Ｒ２用ｐ 層、３４・・
・Ｒ２抵抗用ポリシリコン、４０・・・Ｒ２抵抗用ｎ−
層。
は本発明が適用されるバイポーラ・ＣＭＯＳ混載半導体
装置の一例を示す回路図、第３図、第４図は従来のバイ
ポーラ・ＣＭＯＳ混載半導体装置を示す工程断面図であ
る。 １・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、３．１０．３０・・・ｎ“埋込み層、４，１１．３１
・・・ｎ 層、５，１２．３２・・・ｎ ウェル、６・
・・抵抗Ｒ１用ｐ−層、７，１４・・・ベース用ｐ−層
８．１５・・・エミッタ用ｎ＋層、９．１６・・・ベー
ス用ｐ＋層、１７・・・ｐ＋層、２１・・・ソース用ｎ
−層、２２・・・ドレイン用ｎ 層、２３・・・ゲート
酸化膜、２４・・・ゲートポリシリコン、２５・・・ソ
ース用ｎ＋層、２６・・・ドレイン用ｎ 層、２７．２
８・・・側壁、３３・・・抵抗Ｒ２用ｐ 層、３４・・
・Ｒ２抵抗用ポリシリコン、４０・・・Ｒ２抵抗用ｎ−
層。
Claims (1)
- 【特許請求の範囲】 １、少なくとも一部の抵抗領域として、 ＮＭＯＳＦＥＴのｎ型低不純物層と同時に形成されたｎ
型低不純物層を備えたことを特徴とするバイポーラ・Ｃ
ＭＯＳ混載半導体装置。 ２、少なくとも一部の抵抗領域として、 ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構
造を構成する低不純物層と同一の不純物分布を有するよ
うに形成された低不純物層を備えたことを特徴とするバ
イポーラ・ＣＭＯＳ混載半導体装置。 ３、少なくとも一部の抵抗領域として使用する低不純物
層を、ＬＤＤ構造を構成する低不純物層と同時に形成す
ることを特徴とするバイポーラ・ＣＭＯＳ混載半導体装
置の製造方法。 ４、バイポーラ、ＣＭＯＳゲート回路の抵抗領域として
、ＮＭＯＳＦＥＴのｎ型低不純物層と同時に形成された
ｎ型低不純物層を備えたことを特徴とするバイポーラ・
ＣＭＯＳ混載半導体装置。 ５、バイポーラ・ＣＭＯＳゲート回路の抵抗領域として
、ＬＤＤ構造を構成する低不純物層と同一の不純物分布
を有するように形成された低不純物層を備えたことを特
徴とするバイポーラ・ＣＭＯＳ混載半導体装置。 ６、バイポーラ・ＣＭＯＳゲート回路のバイポーラトラ
ンジスタのベースチャージ引き抜き用抵抗領域として、
ＮＭＯＳＦＥＴのｎ型低不純物層と同時に形成されたｎ
型低不純物層を備えたことを特徴とするバイポーラ・Ｃ
ＭＯＳ混載半導体装置。 ７、バイポーラ・ＣＭＯＳゲート回路のバイポーラトラ
ンジスタのベースチャージ引き抜き用抵抗領域として、
ＬＤＤ構造を構成する低不純物層と同一の不純物分布を
有するように形成された低不純物層を備えたことを特徴
とするバイポーラ・ＣＭＯＳ混載半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160326A JPH029162A (ja) | 1988-06-28 | 1988-06-28 | バイポーラ・ｃｍｏｓ混載半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160326A JPH029162A (ja) | 1988-06-28 | 1988-06-28 | バイポーラ・ｃｍｏｓ混載半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH029162A true JPH029162A (ja) | 1990-01-12 |
Family
ID=15712544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160326A Pending JPH029162A (ja) | 1988-06-28 | 1988-06-28 | バイポーラ・ｃｍｏｓ混載半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH029162A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122161A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1988
- 1988-06-28 JP JP63160326A patent/JPH029162A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122161A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
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