JPS63122161A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS63122161A JPS63122161A JP26753886A JP26753886A JPS63122161A JP S63122161 A JPS63122161 A JP S63122161A JP 26753886 A JP26753886 A JP 26753886A JP 26753886 A JP26753886 A JP 26753886A JP S63122161 A JPS63122161 A JP S63122161A
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- semiconductor integrated
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- circuit device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
、ＭＯＳトランジスタと拡散抵抗とを有する半導体集積
回路装置の製造に適用して有効な技術に関するものであ
る。
、ＭＯＳトランジスタと拡散抵抗とを有する半導体集積
回路装置の製造に適用して有効な技術に関するものであ
る。
近年、この種の半導体集積回路装置として、バイポーラ
−ＣＭＯ５ＬＳ Ｉ （Ｂｉ−ＣＭＯ３ＬＳ Ｉ）構
造のスタチックＲＡＭ （Ｒａｎｄｏａ＋ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）の研究開発が行われている（例えば
１日経エレクトロニクス、 １９８６年３月ＩＯ日号、
ｐ、１９９〜Ｐ、２１７）。
−ＣＭＯ５ＬＳ Ｉ （Ｂｉ−ＣＭＯ３ＬＳ Ｉ）構
造のスタチックＲＡＭ （Ｒａｎｄｏａ＋ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）の研究開発が行われている（例えば
１日経エレクトロニクス、 １９８６年３月ＩＯ日号、
ｐ、１９９〜Ｐ、２１７）。
本発明者は、このＢｉ−０ＭＯ５ＬＳＩ構造のスタチッ
クＲＡＭの製造方法、特にその拡散抵抗の形成方法につ
いて検討した。以下は公知とされた技術ではないが１本
発明者によって検討された技術であり、その概要は次の
とおりである。
クＲＡＭの製造方法、特にその拡散抵抗の形成方法につ
いて検討した。以下は公知とされた技術ではないが１本
発明者によって検討された技術であり、その概要は次の
とおりである。
すなわち１本発明者の検討した技術では、バイポーラト
ランジスタの例えばｐ−型のベース領域形成のためのｐ
型不純物のイオン打ち込みの際にｉ型の前記拡散抵抗を
同時に形成し、後の電極形成工程においてこのＰ−型拡
敢抵抗の両端に例えばアルミニウム（Ａｌ）ｆｆｉ極を
形成している。
ランジスタの例えばｐ−型のベース領域形成のためのｐ
型不純物のイオン打ち込みの際にｉ型の前記拡散抵抗を
同時に形成し、後の電極形成工程においてこのＰ−型拡
敢抵抗の両端に例えばアルミニウム（Ａｌ）ｆｆｉ極を
形成している。
しかしながら、ベース領域のシャロー化に伴い。
前記Ａｌｆｔ１極と拡散抵抗とのコンタクト部で生じる
合金化により、前記拡散抵抗が設けられるｎウェルとこ
のＡｌｆｌ！極との間にリーク不良が生じるという問題
がある。
合金化により、前記拡散抵抗が設けられるｎウェルとこ
のＡｌｆｌ！極との間にリーク不良が生じるという問題
がある。
本発明の目的は、工程を増加させることなく拡散抵抗の
コンタクト部におけるリーク不良を防止することが可能
な技術を提供することにある。
コンタクト部におけるリーク不良を防止することが可能
な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、拡散抵抗のためのコンタクトドーピング部と
ＭｏＳトランジスタのソース領域及びドレイン領域とを
同一のイオン打ち込み工程で形成するようにしている３ 〔作 用〕 上記した手段によれば、ＭＯＳトランジスタのソース領
域及びドレイン領域の形成のために必要な不純物のイオ
ン打ち込みにより拡散抵抗のコンタクトドーピング部を
形成することができるので、工程を増加させることなく
拡散抵抗のコンタクト部におけるリーク不良を防止する
ことができる。
ＭｏＳトランジスタのソース領域及びドレイン領域とを
同一のイオン打ち込み工程で形成するようにしている３ 〔作 用〕 上記した手段によれば、ＭＯＳトランジスタのソース領
域及びドレイン領域の形成のために必要な不純物のイオ
ン打ち込みにより拡散抵抗のコンタクトドーピング部を
形成することができるので、工程を増加させることなく
拡散抵抗のコンタクト部におけるリーク不良を防止する
ことができる。
以下、本発明の構成について、一実施例に基づき図面を
参照しながら説明する。
参照しながら説明する。
なお、全図において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。
の符号を付け、その繰り返しの説明は省略する。
第１図に示すように、まず例えばＰ型Ｓｉ基板のような
半導体基板１中に例えばイオン打ち込みにより例えばぎ
型の埋め込み層２１．２２及び例えばｐ゛型の埋め込み
層３を形成した後、前記半導体基板１上に例えばエピタ
キシャル成長により例えばｉ型のＳｉエピタキシャルＭ
４を形成する０次に、このＳｉエピタキシャル層４中に
例えばイオン打ち込みにより例えばｎウェル５１．５２
及びｐウェル６をそれぞれ埋め込み層２１．２２及び埋
め込み層３に対応して形成する。なお、第１図における
一点鎖線は、前記エピタキシャル成長前の半導体基板ｌ
の表面を示す。
半導体基板１中に例えばイオン打ち込みにより例えばぎ
型の埋め込み層２１．２２及び例えばｐ゛型の埋め込み
層３を形成した後、前記半導体基板１上に例えばエピタ
キシャル成長により例えばｉ型のＳｉエピタキシャルＭ
４を形成する０次に、このＳｉエピタキシャル層４中に
例えばイオン打ち込みにより例えばｎウェル５１．５２
及びｐウェル６をそれぞれ埋め込み層２１．２２及び埋
め込み層３に対応して形成する。なお、第１図における
一点鎖線は、前記エピタキシャル成長前の半導体基板ｌ
の表面を示す。
次に第２図に示すように、前記Ｓｉエピタキシャル層４
の表面を選択的に熱酸化することにより例えば５ｉＯｉ
膜のようなフィールド絶縁膜７を形成した後、このフィ
ールド絶縁膜７で囲まれた活性領域表面に例えば熱酸化
により例えばＳｉＯ２膜のような絶縁膜８を形成する１
次に例えばＣＶＤにより全面に例えば多結晶ＳＬ膜を形
成した後、この多結晶Ｓｉ［を所定形状にパターンニン
グしてゲート電極９，１０を形成する。次に、例えばリ
ンのようなｎ型不純物をｎウェル５．中に選択的にイオ
ン打ち込みすることにより１例えばｎ０型のコレクタ取
り出し領域１１を形成する。次に、Ｐウェル６以外の領
域表面を例えばフォトレジスト（図示せず）で覆った状
態でゲート電極９をマスクとして例えばヒ素のようなｎ
型不純物をｐウェル６中にイオン打ち込みすることによ
り、例えばぎ型のソース領域１２及びドレイン領域１３
をゲート電極９に対してセルファラインに形成する。な
お。
の表面を選択的に熱酸化することにより例えば５ｉＯｉ
膜のようなフィールド絶縁膜７を形成した後、このフィ
ールド絶縁膜７で囲まれた活性領域表面に例えば熱酸化
により例えばＳｉＯ２膜のような絶縁膜８を形成する１
次に例えばＣＶＤにより全面に例えば多結晶ＳＬ膜を形
成した後、この多結晶Ｓｉ［を所定形状にパターンニン
グしてゲート電極９，１０を形成する。次に、例えばリ
ンのようなｎ型不純物をｎウェル５．中に選択的にイオ
ン打ち込みすることにより１例えばｎ０型のコレクタ取
り出し領域１１を形成する。次に、Ｐウェル６以外の領
域表面を例えばフォトレジスト（図示せず）で覆った状
態でゲート電極９をマスクとして例えばヒ素のようなｎ
型不純物をｐウェル６中にイオン打ち込みすることによ
り、例えばぎ型のソース領域１２及びドレイン領域１３
をゲート電極９に対してセルファラインに形成する。な
お。
前記ゲート電極９．ソース領域１２及びドレイン領域１
３によりｎチャネルＭＯＳトランジスタ１４が構成され
る１次に、ｐ型不純物をｎウェル５重中にイオン打ち込
みすることにより、例えばｐ−型のベース領域１５を形
成する。この際１例えばｐ−型の拡散層から成る拡散抵
抗１６も同時に形成する。なお、このｐ型不純物のイオ
ン打ち込みは。
３によりｎチャネルＭＯＳトランジスタ１４が構成され
る１次に、ｐ型不純物をｎウェル５重中にイオン打ち込
みすることにより、例えばｐ−型のベース領域１５を形
成する。この際１例えばｐ−型の拡散層から成る拡散抵
抗１６も同時に形成する。なお、このｐ型不純物のイオ
ン打ち込みは。
例えばＢＦ２を用い、加速エネルギー４０ｋｅＶ。
ドーズ量１．２Ｘ１０１４／ｃｄ程度の条件で行う。
次に、前記拡散抵抗１６の両端に対応する部分及びベー
ス領域工５のためのベースコンタクトドーピング部１５
ａが開口した所定形状の例えばフォトレジスト（図示せ
ず）で前記ｎウェル５゜の上方を除いた領域表面を覆い
、このフォトレジスト及び前記ゲート電極１０をマスク
としてｐ型不純物をｎウェル５１．５２中にイオン打ち
込みすることにより、第３図に示すように１例えばｐ″
″型のソース領域１７及びドレイン領域１８をゲート電
極１０に対してセルファラインに形成する。前記ゲート
電極１０、ソース領域１７及びドレイン領域１８により
ｐチャネルＭＯ３）−ランジスタ１９が構成される。そ
して、このｐチャネルＭＯＳトランジスタ１９と前記ｎ
チャネルＭＯＳトランジスタ１４とによりＣＭＯ３が構
成される。前記Ｐ型不純物のイオン打ち込みにより、前
記拡散抵抗１６の両端に例えばＰ′″型のコンタクトド
ーピング部１６ａ、１６ｂ及び例えばＰ′型のベースコ
ンタクトドーピング部１５ａも同時に形成する。なお、
このｐ型不純物のイオン打ち込みは、例えばＢＦ２を用
い１例えば加速エネルギー６０ｋｅＶ。
ス領域工５のためのベースコンタクトドーピング部１５
ａが開口した所定形状の例えばフォトレジスト（図示せ
ず）で前記ｎウェル５゜の上方を除いた領域表面を覆い
、このフォトレジスト及び前記ゲート電極１０をマスク
としてｐ型不純物をｎウェル５１．５２中にイオン打ち
込みすることにより、第３図に示すように１例えばｐ″
″型のソース領域１７及びドレイン領域１８をゲート電
極１０に対してセルファラインに形成する。前記ゲート
電極１０、ソース領域１７及びドレイン領域１８により
ｐチャネルＭＯ３）−ランジスタ１９が構成される。そ
して、このｐチャネルＭＯＳトランジスタ１９と前記ｎ
チャネルＭＯＳトランジスタ１４とによりＣＭＯ３が構
成される。前記Ｐ型不純物のイオン打ち込みにより、前
記拡散抵抗１６の両端に例えばＰ′″型のコンタクトド
ーピング部１６ａ、１６ｂ及び例えばＰ′型のベースコ
ンタクトドーピング部１５ａも同時に形成する。なお、
このｐ型不純物のイオン打ち込みは、例えばＢＦ２を用
い１例えば加速エネルギー６０ｋｅＶ。
ドーズ量３Ｘ１０１５／ａ１程度の条件で行う。これら
のコンタクトドーピング部１６ａ、１６ｂにより、後述
のＡＩ電極２３．２４と拡散抵抗１６との合金化により
これらのＡｎ極２５．２６とｎウェル５Ｉとの間にリー
ク不良が生ずるのを効果的に防止することができる。ま
た、これらのコンタクトドーピング部１６ａ、１６ｂは
、ｐチャネルＭＯＳトランジスタ１９のソース領域１７
及びドレイン領域１８の形成のためのイオン打ち込みに
より同時に形成しているので、工程を増加させることが
ない、すなわち、工程を増加させることなく拡散抵抗１
６のコンタクト部におけるリーク不良を防止することが
できる。
のコンタクトドーピング部１６ａ、１６ｂにより、後述
のＡＩ電極２３．２４と拡散抵抗１６との合金化により
これらのＡｎ極２５．２６とｎウェル５Ｉとの間にリー
ク不良が生ずるのを効果的に防止することができる。ま
た、これらのコンタクトドーピング部１６ａ、１６ｂは
、ｐチャネルＭＯＳトランジスタ１９のソース領域１７
及びドレイン領域１８の形成のためのイオン打ち込みに
より同時に形成しているので、工程を増加させることが
ない、すなわち、工程を増加させることなく拡散抵抗１
６のコンタクト部におけるリーク不良を防止することが
できる。
次に、例えばゲート電極９，１０の下方の部分を除いて
絶縁膜８をエツチング除去した後、第４図に示すように
、全面に例えばＣＶＤにより５ｉ０２膜のような絶縁膜
２０を形成する。次に、この絶縁膜２０の所定部分をエ
ツチング除去してコンタクトホール２０ａを形成する。
絶縁膜８をエツチング除去した後、第４図に示すように
、全面に例えばＣＶＤにより５ｉ０２膜のような絶縁膜
２０を形成する。次に、この絶縁膜２０の所定部分をエ
ツチング除去してコンタクトホール２０ａを形成する。
次にこのコンタクトホール２０ａの上に、例えばＣＶＤ
でもう１度形成した２層目の多結晶Ｓｉ膜２１の上から
例えばリンやヒ素のようなｎ型不純物をイオン打ち込み
し、この多結晶Ｓｉ膜を通して前記ベース領域１５中に
ｎ型不純物を拡散させることによりｎ゛型のエミッタ領
域２２を形成する。２層目の多結晶シリコン膜をエミッ
タ電極２１の形状とするためのエツチングと、２層目の
多結晶シリコン膜へのイオン打ち込みとは、どちらの工
程を先に行ってもよい、なお、このエミッタ領域２２．
ベース領域１５及びこのベース領域１５の下方における
ｎウェル５．から成るコレクタ領域によりｎｐｎ型バイ
ポーラトランジスタ２３が構成される。
でもう１度形成した２層目の多結晶Ｓｉ膜２１の上から
例えばリンやヒ素のようなｎ型不純物をイオン打ち込み
し、この多結晶Ｓｉ膜を通して前記ベース領域１５中に
ｎ型不純物を拡散させることによりｎ゛型のエミッタ領
域２２を形成する。２層目の多結晶シリコン膜をエミッ
タ電極２１の形状とするためのエツチングと、２層目の
多結晶シリコン膜へのイオン打ち込みとは、どちらの工
程を先に行ってもよい、なお、このエミッタ領域２２．
ベース領域１５及びこのベース領域１５の下方における
ｎウェル５．から成るコレクタ領域によりｎｐｎ型バイ
ポーラトランジスタ２３が構成される。
前記エミッタ領域２２は、前記コンタクトホール２０ａ
を通じてｎ型不純物をドープすることにより形成してい
るので、このコンタクトホール２０ａの最小加工寸法と
同程度にエミッタ領域２２を微細化することができる。
を通じてｎ型不純物をドープすることにより形成してい
るので、このコンタクトホール２０ａの最小加工寸法と
同程度にエミッタ領域２２を微細化することができる。
従って、ｎｐｎ型バイポーラトランジスタ２３の占有面
積の低減により。
積の低減により。
高集積密度化及び高速動作化を図ることができる。
この後、第５図に示すように全面に例えばリンシリケー
トガラス（ＰＳＧ）膜のような絶縁膜２４を形成する１
次に、この絶縁膜２４の所定部分をエツチング除去して
コンタクトホール２４ａ〜２４ｉを形成する。この後、
これらのコンタクトホール２４ａ〜２４ｉを通じて例え
ばＡｔ電極２５〜３３を形成して、目的とするＢｉ−Ｃ
ＭＯＳ Ｌ Ｓ Ｉを完成させる。
トガラス（ＰＳＧ）膜のような絶縁膜２４を形成する１
次に、この絶縁膜２４の所定部分をエツチング除去して
コンタクトホール２４ａ〜２４ｉを形成する。この後、
これらのコンタクトホール２４ａ〜２４ｉを通じて例え
ばＡｔ電極２５〜３３を形成して、目的とするＢｉ−Ｃ
ＭＯＳ Ｌ Ｓ Ｉを完成させる。
以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
例えば、ｐチャネルＭＯ８ＦＥＴをｎチャネルＭＯ８Ｆ
ＥＴと同様にｉ型及びｐ型半導体領域からなるＬＤＤ構
造としてもよい。この場合、ｐチャネルＭＯ８ＦＥＴの
ｐ−型及びｐ４型ソースドレイン領域と、抵抗のｉ型（
１６）及びｐ゛型（１６ａ）領域とを、夫々、同一工程
で形成してもよい。また、これらのＰ−型領域のみを別
々の工程で独立に形成してもよい、また１本発明はＢｉ
−ＣＭ ＯＳ ＪＲ造のスタチックＲＡＭその他の各一
種半導体集積回路装置に適用することができる。
ＥＴと同様にｉ型及びｐ型半導体領域からなるＬＤＤ構
造としてもよい。この場合、ｐチャネルＭＯ８ＦＥＴの
ｐ−型及びｐ４型ソースドレイン領域と、抵抗のｉ型（
１６）及びｐ゛型（１６ａ）領域とを、夫々、同一工程
で形成してもよい。また、これらのＰ−型領域のみを別
々の工程で独立に形成してもよい、また１本発明はＢｉ
−ＣＭ ＯＳ ＪＲ造のスタチックＲＡＭその他の各一
種半導体集積回路装置に適用することができる。
本願において開示される発明のうち１代表的なものによ
って得られる効果を簡単に説明すれば。
って得られる効果を簡単に説明すれば。
下記のとおりである。
すなわち、工程を増加させることなく拡散１のコンタク
ト部におけるリーク不良を防止す・とができる。
ト部におけるリーク不良を防止す・とができる。
第１図〜第５図は、本発明の一実施例によ・ＣＭＯ５Ｌ
ＳＩの製造方法を工程順に示す断である。 図中、１・・・半導体基板、２□、２□、３・・・込み
層、４・・・Ｓｉエピタキシャル層、５ｓ、５ｎウエル
、６・・・ｐウェル、７・・・フィールド絶８．２０−
・・絶ｍ［Ｉｌ、９．１０・ｌ−トｆ電極、１７・・・
ソース領域、１３．１８・・・ドレイン領１４・・・ｎ
チャネルＭＯＳトランジスタ、１９チャネルＭＯＳトラ
ンジスタ、１５・・・ベース１６・・・拡散抵抗、１６
ａ、１６ｂ・・・コンタク１−ピング部、２２・・・エ
ミッタ領域、°２３・・・ｎ・型バイポーラトランジス
タ、２５〜３３・・・ｌ！１ある。
ＳＩの製造方法を工程順に示す断である。 図中、１・・・半導体基板、２□、２□、３・・・込み
層、４・・・Ｓｉエピタキシャル層、５ｓ、５ｎウエル
、６・・・ｐウェル、７・・・フィールド絶８．２０−
・・絶ｍ［Ｉｌ、９．１０・ｌ−トｆ電極、１７・・・
ソース領域、１３．１８・・・ドレイン領１４・・・ｎ
チャネルＭＯＳトランジスタ、１９チャネルＭＯＳトラ
ンジスタ、１５・・・ベース１６・・・拡散抵抗、１６
ａ、１６ｂ・・・コンタク１−ピング部、２２・・・エ
ミッタ領域、°２３・・・ｎ・型バイポーラトランジス
タ、２５〜３３・・・ｌ！１ある。
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳトランジスタと拡散抵抗とを有する半導体集
積回路装置の製造方法であって、前記拡散抵抗のための
コンタクトドーピング部と前記ＭＯＳトランジスタのソ
ース領域及びドレイン領域とを同一のイオン打ち込み工
程で形成するようにしたことを特徴とする半導体集積回
路装置の製造方法。 ２、前記ＭＯＳトランジスタがｐチャネルＭＯＳトラン
ジスタであり、前記拡散抵抗がｐ型拡散層から成ること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置の製造方法。 ３、前記半導体集積回路装置がバイポーラ−ＣＭＯＳＬ
ＳＩであることを特徴とする特許請求の範囲第１項又は
第２項記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26753886A JPS63122161A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26753886A JPS63122161A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63122161A true JPS63122161A (ja) | 1988-05-26 |
Family
ID=17446214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26753886A Pending JPS63122161A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63122161A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029162A (ja) * | 1988-06-28 | 1990-01-12 | Toshiba Corp | バイポーラ・ｃｍｏｓ混載半導体装置及びその製造方法 |
| US5557160A (en) * | 1993-12-28 | 1996-09-17 | Nec Corporation | Field emission cathode including cylindrically shaped resistive connector and method of manufacturing |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880851A (ja) * | 1981-10-28 | 1983-05-16 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体装置とその製造方法 |
| JPS58212158A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPS61150363A (ja) * | 1984-12-25 | 1986-07-09 | Sony Corp | 半導体装置の製造方法 |
-
1986
- 1986-11-12 JP JP26753886A patent/JPS63122161A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880851A (ja) * | 1981-10-28 | 1983-05-16 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体装置とその製造方法 |
| JPS58212158A (ja) * | 1982-06-02 | 1983-12-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
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| US5557160A (en) * | 1993-12-28 | 1996-09-17 | Nec Corporation | Field emission cathode including cylindrically shaped resistive connector and method of manufacturing |
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