JPH0294178A - ブロックアドレス保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、例えば回転ヘッド式のデジタルオーディオ
テープレコーダ等に用いられるブロックアドレス保護回
路に関する。

（従来の技術） 周知のように、音響機器の分野では、可及的に高密度か
つ高忠実度記録再生化を図るために、音声信号等の情報
信号をＰＣＭ（パルス・コード・モジュレーション）技
術によりデジタル化デタに変換して記録媒体に記録し、
これを再生するようにしたデジタル記録再生システムか
普及している。

このうち、記録媒体として磁気テープを使用するものは
、デジタルオーディオチーブレコーダと称されており、
例えば複数のヘッドをテープの幅方向に配設してなる固
定ヘット式のものと、へ・ンドが周側に沿って回転する
ように設けられた円筒形状のドラムにテープを巻き付け
てヘリカルスキャンを行なうようにした回転ヘット式の
ものとかある。

第５図は、回転ヘッド式のデジタルオーディオチーブレ
コーダにおいて、テープに形成される１つのヘリカルト
ラックのデータフォーマットを示している。１つのヘリ
カルトラックは、１９６のブロックで構成されており、
中央部の１２８ブロツクがＰＣＭ化されたデジタルデー
タの記憶領域（以下ＰＣＭエリアという）となっている
。このＰＣＭエリアの両側は、それぞれ制御データの記
憶領域となっている。

制御データは、図中左側から、マージンデータＭＡＲＧ
　Ｉ　Ｎ　（１１ブロツク）、ＰＬＬデータ（２ブロツ
ク）　　ザブコードデータ５ＵＢＩ（８ブロツク）　　
ポストアンブルデータＰＡ（１ブロツク）、ＩＢＧデー
タ（３ブロツク）、ＡＴＦデータ（５ブロツク）　　　
ＩＢＧデータ（３ブロツク）、ＰＬＬデータ（２ブロツ
ク）の順序で記録されている。

また、同様に図中右側から、マージンデータＭＡＲＧ　
Ｉ　Ｎ　（１］ブロック）、ポストアンブルデータＰＡ
　（１ブロツク）　サブコードデータ５ＵＢ２　　（８
ブロツク）、ＰＬＬデータ（２ブロツク）、ＩＢＧデー
タ（３ブロツク）　、ＡＴＦデタ（５ブロツク）、ＩＢ
Ｇデータ（３ブロツク）の順序で記録されている。

ＰＣＭエリアのデジタルデータは、８ビツト１０ビツト
変換されたものであり、ＮＲＺ　（ノン・リターン・ト
ウ・セロ）変調されて記録されている。ザブコードデー
タ５ＵＢＩ　、５ＵＢ２は、曲番や絶対時間等を示す情
報である。ＰＬＬデ夕は、サブコードデータ５ＵＢ１．
．５ＵＢ２や、データ抜き取りクロックＰＬＣＫを生成
するための情報であり、ｆ　ｃｈ／　２　（ｆ　ｃｈは
データレートで９．４０８　ＭＨｚ）の単一波である。

マージンデータＭＡＲＧＩＮ及びポストアンブルデータ
ＰＡはそれぞれｆ　ｃｈ／　２て、ＩＢＧデータはｆ　
ｃｈ／　６の単一波である。

］ブロックは、第６図に示すように、３６シンボルで構
成されている。このうち、中央部の２８シンボルがデー
タであり、左の４シンボルが制御データで、右の４ンン
ホルがパリティ−チェックデータＰａである。１シンボ
ルは８ビツトで構成されており、４シンボルの制御デー
タの構成は、第７図に示すように、先頭に１シンボルの
同期信号５ＹＮＣかあり、以下、２シンボルのワードＷ
ｌ、、Ｗ２及び１シンボルのパリティ−チェックデータ
ｐｂがある。ワードＷ１は、チャネル数エンファシス及
びトラックピッチ幅等のＩＤデ夕を示し、ワードＷ２は
、ブロックアドレスを示している。

ＰＣＭエリアのデータ及びサブコードデータ５ＵＢＩ　
、５ＵＢ２は、共に再生時に発生ずるエラーの影響を防
いたり、あるいは低減するためにエラー訂正用の符号化
か施されている。この符号化系列は、特定のブロック番
号とシンボル番号のデータで構成されるため、再生にあ
たってはブロック番号とシンボル番号とを正しく読み取
る必要が生じる。

ブロック番号を示す情報は、取りも直さずワードＷ２の
ブロックアドレスであり、シンボル番号は、同期信号５
ＹＮＣの位置からの距離をカウントして間接的に得るこ
とができる。ところが、再生データのエラーや外乱によ
って同期が乱れたり、誤ったブロックアドレスを採用し
た場合には、正確なエラー訂正処理を行なうことかでき
ず、デ夕の再生効率が劣化するという問題が生しる。

そこで、同期信号５ＹＮＣとブロックアドレスとを、正
確に再生されるように保護する必要が生じる。同期信号
５ＹＮＣの保護は、ブロックアドレスの保護にも影響す
るので、特に肝要なこととな−）でおり、コンパクトデ
２イスクプレーヤでは、検出（−た同期信号５ＹＮＣの
位置から次に同期信号５ＹＮＣか検出される位置を推Ａ
ｌ１１し、その推測位置にウィンド信号を発生させ、該
ウィンド信号の範囲内に一致して発生された同期信号５
ＹＮＣを正規の信号として採用するとともに、一致しな
けイ］ばウィンド信号を用いて内挿を行ない、ウィンド
外れが続いた場合にウィンド信号の発生を停止して、実
際に検出した同期信号５ＹＮＣに同期さぜるようにして
同期信号５ＹＮＣの保護を行なっている。

ブロックアドレスは、同期信号５ＹＮＣが正しく得られ
同期かとれている状態では、ワードＷ１゜Ｗ２のパリテ
ィ−チェックを行なえば、ある程度の保護かＩＩｆ能と
なる。しかしなから、パリティチェックでエラーと判定
された場合に、そのブロックの全データを無効にするこ
とは、データの再生効率上得策ではない。また、この場
合、デジタルオーディオチーブレコーダでは、ＰＣＭエ
リアのデータ及びサブコードデータ５ｔＪＢＩＳＵＢ２
共に、２ブロック単位で完結するエラ訂正用の符号化を
行なっているため、結果的に２ブロツクのデータを無効
とすることになり、大きな問題となっている。

（発明が解決しようとする課題） 以上のように、従来の回転ヘッド式のデジタルオーディ
オテープレコーダでは、ブロックアドレスの保護か正確
な再生データを１１するために必要であるにもかかわら
ず、十分な対策が講じられていないため、結果的にデー
タの再生効率か劣化しティるという問題を有している。

そこで、この発明は上記事情を考慮してなされたもので
、データ処理の基本となるブロックアドレスを十分に保
護することができ、等偏曲にブタの再生効率の向上に寄
ノＵし得る極めて良好なブロックアドレス保護回路を提
供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明に係るブロックアドレス保護回路は、ブロック
１１１位で順次配列されたデジタルデータから各ブロッ
ク毎にｆ・１されたブロックアドレスを抽出し１、該ブ
ロックアドレスに基づいてデジタルブタの処理のための
アドレスを発生するものを対象としている。

そして、デジタルデータの先頭ブロックを検出する検出
手段と、 この検出手段の検出出力に基ついて先頭ブロックに対応
するブロックアドレスにプリセットされるとともに、先
頭ブロック以外のブロックからブロックアドレスが抽出
される毎に該ブロックアドレスにセットされる第１のカ
ウンタと、この第１のカウンタの出力と抽出されたブロ
ックアドレスとが対応しているか否かを判定する判定手
段と、 第１のカウンタから出力されるブロックアドレスを含む
デジタルデータ列に設定されたパリティチェックを行な
うチェック手段と、 判定手段で対応していると判定され、かつ、チェック手
段で正常と判定された状態で、第１のカウンタの出力が
転送される第２のカウンタと、この第２のカウンタを、
判定手段及びチェック手段のいずれかの判定結果が不可
である場合に、検出手段の検出出力に基づいて先頭ブロ
ックに対応するブロックアドレスにプリセットするとと
もに、先頭ブロック以外のブロックからブロックアドレ
スか抽出される毎に更新する手段とを備えたものである
。

（作用） 上記のような構成によれば、第１のカウンタにセットさ
れたブロックアドレスが、実際に抽出されたブロックア
ドレスに一致しているということと、その場合のパリテ
ィ−チェックがＯＫであるという２つの条件か揃ったと
きにのみ、第１のカウンタのブロックアドレスを信頼性
の高いプロ］０ ツクアドレスとして、第２のカウンタに転送するように
１７でいるので、十分に信頼性の高いブロックアドレス
に基ついてエラー訂正等の処理を行なうことかでき、等
画面にデータの再生効率を非常に高めることかできる。

（実施例） 以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、１１は入力端子で、図示
しないテープから再生され、波形等価処理の施されたデ
ジタルデータが供給される。

この入力端子１１に供給されたデジタルデータは、ＮＲ
Ｚ復調回路１２でＮＲＺ復調された後、シリアル−パラ
レル変換回路１３て１０ピツトのパラレルデータに変換
され、バッファレジスタ１４に保持される。

このバッファレジスタ１４に保持された１０ビツトデー
タは、１０−８変換回路１５で８ピツ）・ブタに変換さ
れバッファレジスタ１６に保持されるとともに、ＰＬＬ
検出回路１７及び同期信号検出回路１８にそれぞれ供給
され、ＰＬＬエリア及び同期化１］ 号５ＹＮＣの検出が行なわれる。

ＰＬＬ検出回路１７は、ＰＬＬエリアの検出信号を先頭
ブロック検出回路１９に出力する。この先頭ブロック検
出回路１９は、上記検出信号に基ついて、ＰＣＭエリア
のデータ及びザブコードデータ５ＵＢＩ　、５ＵＢ２を
構成する各ブロックのうち、ＰＬＬエリアの直後に位置
する先頭ブロックの検出信号を生成する。

同期信号検出回路１８は、図示しない３６０進カウンタ
を用いて全ての同期信号５ＹＮＣに対するウィンド信号
を生成し、このウィンド信号と一致して発生された同期
信号５ＹＮＣを正規の同期信号５ＹＮＣとして、つまり
、前述した同期信号５ＹＮＣの保護を行ない信頼性のチ
ェックされた同期信号５ＹＮＣのみを、同期分離回路２
０に出力する。

同期分離回路２０では、同期信号検出回路１８から出力
される同期信号５ＹＮＣと、先頭ブロック検出回路１９
から出力される検出信号とに基づいて、同期化処理を行
ない、その出力をコントロール回］２ 路２１に発生している。先頭ブロック検出回路１９から
出力される検出信号は、後述するカウンタ２６゜２９に
データを取り込ませるタイミング制御にも供される。

バッファレジスタ１６に保持された８ビ・ソトのシンボ
ルデータは、ノ１ツファレジスタ２２に転送され出力端
子２３を介してエラー訂正等の処理に供される。バッフ
ァレジスタ２２に転送されたシンボルデータのうぢ、ワ
ードＷ１のみかバッファレジスタ２４に転送され、ＩＤ
データか出力端子２５を介して導出される。

バッファレジスタ１６に保持された８ビ・ントのシンボ
ルデータのうち、ワードＷ２つまりブロックアドレスか
カウンタ２６及び判定回路２７の一方の入力端に供給さ
れる。この判定回路２７は、ノく・ソファレジスタ１６
から出力されるブロックアドレスと、カウンタ２６から
出力されるブロックアドレスとが対応するか否かを判定
し、判定信号をコントロル回路２１に出力する。

カウンタ２６から出力されるブロックアドレスはパリテ
ィ−チェック回路２８に供給される。このパリティ−チ
ェック回路２８は、カウンタ２６から出力されるブロッ
クアドレス（ワードＷ２）と、バッファレジスタ２４か
ら出力されるＩＤデータ（ワドＷｌ）とをパリティ−チ
ェックし、その結果をコントロール回路２１に出力する
。

このコントロール回路２１は、アドレス判定回路２７の
判定結果やパリティ−チェック回路２８のチェック結果
に基づいて、カウンタ２６のブロックアドレスをカウン
タ２９に転送させたり、カウンタ２６２９のカウント動
作の制御等を行なうものである。

カウンタ２９の出力が、保護されたブロックアドレスと
して出力端子３０から取り出される。

上記のような構成において、以下、第２図に示すフロー
チャートを参照して、その動作を説明する。ます、開始
（ステップＳＬ）されると、ステップＳ２で、ＰＬＬ検
出回路１７がＰＬＬエリアであるか否かを検出する。Ｐ
ＬＬエリアであれば（ＹＥＳ）、これに基づいて、先頭
ブロック検出回路１９から検出信号か発生され、この検
出信号により、ステップＳ３で、カウンタ２６が規定値
にプリセットされる。

この場合、カウンタ２６にプリセットされる規定値とは
、ＰＬＬエリアに続くエリアがサブコードデータ５ＵＢ
Ｉエリア及びＰＣＭエリアの場合には、＋１シて“Ｏ″
になる値であり、ＰＬＬエリアに続くエリアかザブコー
ドデータ５ＵＢ２エリアの場合には、→−１して“８“
になる値に設定される。これは、ＰＬＬエリアの直後に
続くサブコードデータ５ＵＢ２エリア及びＰ　Ｃｌｖｉ
エリアの先頭ブロックのブロックアドレスが“０”に規
定され、ＰＬＬエリアの直後に続くサブコードデータ５
ＵＢ２エリアの先頭ブロックが“８”に規定されている
からである。

ＰＬＬエリアでなければ（Ｎｏ）　　ステップＳ４て、
カウンタ２６には、バッファレジスタ１６に保持された
ブロックアドレス（ワードＷ２）がセットされる。

ステップＳ３またはＳ４の後、ステップｓ５で、コント
ロール回路２１は、カウンタ２６の内容をインクリメン
ｌ−（＋１）Ｌ、、ステップＳ６で、アドレス判定回路
２７は、カウンタ２６がら出力されるブロックアドレス
とバッファレジスタ１６に保持されたブロックアドレス
とが、一致するか否がを判別する。

一致すれば（ＹＥＳ）、ステップＳ７で、パリティ−チ
ェック回路２８は、カウンタ２６から出力されるブロッ
クアドレス（ワードＷ２）とバッファレジスタ２４に保
持されたＩＤデータ（ワードＷｌ）とのパリティ−チェ
ックを行ない、チェックがＯＫか否かを判別する。この
パリティ−チェックは、通常、ワードＷ１とワードｗ２
とをモジュロ２加算し、その加算結果がパリティーチェ
ックデタＰｂと一致したときＯＫとなる。

パリティ−チェックがＯＫであれば（ＹＥＳ）、ステッ
プＳ８で、コントロール回路２１は、カウンタ２６のブ
ロックアドレスをカウンタ２９に転送し、カウンタ２９
から出力端子３ｏを介して、保護されたブロックアドレ
スが取り出され、以下、ステップＳ９て、ステップＳ２
に戻され、上記と同様な処理が繰り返される。

ステップＳ６でアドレスが一致しない（Ｎｏ）か、また
は、ステップＳ７でパリティ−チェックがＯＫでなけれ
ば、ステップＳＩＯで、ＰＬＬ検出回路１７がＰＬＬエ
リアであるか否かを検出する。

ＰＬＬエリアであれば（ＹＥＳ）、これに基づいて、先
頭ブロック検出回路１９から検出信号が発生され、この
検出信号により、ステップＳｌｌで、カウンタ２９か規
定値にプリセントされた後、ステップＳ９に移行する。

ＰＬＬエリアでなければ（Ｎｏ）　、ステップＳ１２で
、コントロール回路２１は、カウンタ２９の内容をイン
クリメント（＋１）して、ステップＳ９に移行する。

」１記のような構成及び動作によれば、ステップＳ２で
Ｐ　Ｌ　Ｌエリアか検出された場合に、ステップＳ５か
ら出力されるカウンタ２６のブロックアトｌメスは、Ｐ
ＬＬエリアの直後に続く先頭ブロックのブロックアドレ
スに一致することになる。そして、カウンタ２６にセッ
トされたブロックアドレスが、実際にテープを再生して
得られたブロックア］７ ドレスに一致しているということと、その場合のパリテ
ィ−チェックがＯＫであるという２つの条件が揃ったと
きにのみ、カウンタ２６のブロックアドレスを信頼性の
高いブロックアドレスとして、カウンタ２９に転送する
ようにしている。このため、十分に信頼性の高いブロッ
クアドレスに基づいてエラー訂正等の処理を行なうこと
ができ、等画面にデータの再生効率を非常に高めること
かできる。

また、ステップＳ２でＰＬＬエリアが検出されないとき
、つまり、先頭ブロックでない場合には、ステップＳ４
でそのブロックから得られたブロックアドレス（ワード
Ｗ２）をカウンタ２６にセットして、ステップＳ５でそ
のブロックアドレスを＋１した後、ステップＳ６で次に
得られるブロックのブロックアドレスとの一致を判別し
、がっ、パリティ−チェックをみるようにしているので
、やはり上記と同様に信頼性の高いブロックアドレスを
得ることかできる。

さらに、ステップＳ６またはＳ７でＮｏの場合には、ス
テップＳＩＯで次のＰＬＬエリアを検出し検＋４＋され
たときカウンタ２９を、ステップＳ３におけるカウンタ
２６のプリセットと同様にプリセットｌ１．ているので
、カウンタ２９のブロックアドレスは該ＰＬＬエリアに
続く先頭ブロックのブロックアドレスと当然一致するこ
とになり、正しくブロックアドレスか読み取られていれ
ば、ステップＳ２に戻った後もカウンタ２９の値をその
まま利用することかできる。

また、ステップＳＩＯてＰＬＬエリアが検出されないと
き、つまり、先頭ブロックでない場合には、ステップＳ
１．２てカウンタ２９の内容をそのまま＋１するように
したので、カウンタ２９のブロックアドレスか正しけれ
ば、ステップＳ２に戻った後もカウンタ２９の値をその
まま利用することができる。

第３図は、入力端子１１に供給されるデータが、ＰＬＬ
エリアの直後に続く先頭ブロックの場合の動作タイミン
グを示している。第３図（ａ）は入力端子１１に供給さ
れるデータを示し、同図（ｂ）は先頭ブロック検出回路
１９から出力される検出信号を示し、同図（ｃ）はカウ
ンタ２６の出力を示し、］９ 同図（ｄ）はカウンタ２９の出力を示１７ている。なお
、Ｂｎはブロックアドレスである。

また、第４図は、入力端子１１に供給されるブタか、Ｐ
　Ｌ　Ｌエリアの直後に続く先頭ブロックでない場合の
動作タイミングを示している。第４図（ａ）は入力端子
１１に供給されるデータを示し、同図（ｂ）はバッファ
レジスタ１４の出力を示し、同図（Ｃ）はバッファレジ
スタ１６の出力を示し、同図（ｄ）はバッファレジスタ
２２の出力を示し、同図（ｅ）はバッファレジスタ１４
の出力を示し、同図（ｆ）はカウンタ２６の出力を示し
、同図（ｇ）はカウンタ２９の出力を示している。

なお、この発明は上記実施例に限定されるものではなく
、この４その要旨を逸脱しない範囲で種々変形して実施
することができる。

［発明の効果］ 以上詳述したようにこの発明によれば、ブタ処理の基本
となるブロックアドレスを十分に保護することかでき、
等測的にデータの再生効率の向」二に寄与し得る極めて
良好なブロックアドレス保護回路を提供することができ
る。

【図面の簡単な説明】

第１図はこの発明に係るブロックアドレス保護回路の一
実施例を示すブロック構成図、第２図は同実施例の動作
を説明するだめのフローチャト、第′３図は先頭ブロッ
クか人力された場合の動作を示すタイミング図、第４図
は先頭ブロック以外のブロックが人力された場合の動作
を示すタイミング図、第５図はデジタルオーディオチー
ブレコーダに採用されているデータフォーマットを示す
図、第６図及び第７図はそれぞれ同データフォマットの
一部を取り出して示す図である。 １１・入力端子、１２・・−ＮＲＺ復ＪΔ］回路、１３
・・シリアル−パラレル変換回路、１４・バッファレジ
スタ、１５・・・１０−８変換回路、１６・・バッファ
レジスタ、１７・・ＰＬＩ−検出回路、１８・・・同期
信号検出回路、１９・先頭ブロック検出回路、２ｏ・・
・同期分離回路、２１　　コントロール回路、２２・・
・バッファレジスタ、２３・・出力端子、２４・・・バ
ッファレジスタ、２５・・・出力端子、２６　　カウン
タ、２７・・・アドレス判定回路、２８・・−パリティ
−チェック回路、２９・カウンタ、３０・出力端子。

Claims (1)

1. 【特許請求の範囲】 ブロック単位で順次配列されたデジタルデータから各ブ
   ロック毎に付されたブロックアドレスを抽出し、該ブロ
   ックアドレスに基づいて前記デジタルデータの処理のた
   めのアドレスを発生する再生装置において、 前記デジタルデータの先頭ブロックを検出する検出手段
   と、 この検出手段の検出出力に基づいて前記先頭ブロックに
   対応するブロックアドレスにプリセットされるとともに
   、前記先頭ブロック以外のブロックからブロックアドレ
   スが抽出される毎に該ブロックアドレスにセットされる
   第１のカウンタと、この第１のカウンタの出力と抽出さ
   れたブロックアドレスとが対応しているか否かを判定す
   る判定手段と、 前記第１のカウンタから出力されるブロックアドレスを
   含むデジタルデータ列に設定されたパリティーチェック
   を行なうチェック手段と、 前記判定手段で対応していると判定され、かつ、前記チ
   ェック手段で正常と判定された状態で、前記第１のカウ
   ンタの出力が転送される第２のカウンタと、 この第２のカウンタを、前記判定手段及びチェック手段
   のいずれかの判定結果が不可である場合に、前記検出手
   段の検出出力に基づいて前記先頭ブロックに対応するブ
   ロックアドレスにプリセットするとともに、前記先頭ブ
   ロック以外のブロックからブロックアドレスが抽出され
   る毎に更新する手段とを具備してなることを特徴とする
   ブロックアドレス保護回路。