JPH0295019A - 信号変換器 - Google Patents
信号変換器Info
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- JPH0295019A JPH0295019A JP24788088A JP24788088A JPH0295019A JP H0295019 A JPH0295019 A JP H0295019A JP 24788088 A JP24788088 A JP 24788088A JP 24788088 A JP24788088 A JP 24788088A JP H0295019 A JPH0295019 A JP H0295019A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、積分方式を用いた時間幅・アナログ信号変換
器とアナログ・ディジタル変換器を共通の構成要素を用
いて構成した信号変換器に関するものである。
器とアナログ・ディジタル変換器を共通の構成要素を用
いて構成した信号変換器に関するものである。
〈従来の技術〉
時間幅・アナログ信号変換器として、例えば基準電圧を
所定の時間、積分器により積分し、その積分電圧をサン
プル・ホールド回路によりホールドするようにして時間
幅に比例したアナログ電圧を取り出すようにした回路が
知られている。一方、アナログ・ディジタル変換器の１
つに積分型の変換器が知られている。この様なアナログ
・ディジタル変換器は基準電源、スイッチ、被測定入力
を積分する積分器、コンパレータ、カウンタ及び回路全
体の制御を司どるマイクロ・プロセッサ等で構成される
。
所定の時間、積分器により積分し、その積分電圧をサン
プル・ホールド回路によりホールドするようにして時間
幅に比例したアナログ電圧を取り出すようにした回路が
知られている。一方、アナログ・ディジタル変換器の１
つに積分型の変換器が知られている。この様なアナログ
・ディジタル変換器は基準電源、スイッチ、被測定入力
を積分する積分器、コンパレータ、カウンタ及び回路全
体の制御を司どるマイクロ・プロセッサ等で構成される
。
この様な時間幅・アナログ電圧変換器とアナログ・ディ
ジタル変換器は共に積分器を用いて構成されるので、共
通部品が多い。ここで、例えは電圧発生器においては１
つの装置に時間幅・アナログ電圧変換器とアナログ・デ
ィジタル変換器を必要とするものがある。この様な装置
にあって、従来は時間幅・アナログ電圧変換器とアナロ
グ・ディジタル変換器を別々の構成部品を用いて構成し
ていた。しかし、上記したように積分器を用いた時間幅
・アナログ電圧変換器と積分型アナログ・ディジタル変
換器の構成要素４．を共通部品が多い。
ジタル変換器は共に積分器を用いて構成されるので、共
通部品が多い。ここで、例えは電圧発生器においては１
つの装置に時間幅・アナログ電圧変換器とアナログ・デ
ィジタル変換器を必要とするものがある。この様な装置
にあって、従来は時間幅・アナログ電圧変換器とアナロ
グ・ディジタル変換器を別々の構成部品を用いて構成し
ていた。しかし、上記したように積分器を用いた時間幅
・アナログ電圧変換器と積分型アナログ・ディジタル変
換器の構成要素４．を共通部品が多い。
従って、この様な時間幅・アナログ電圧変換器とアナロ
グ・ディジタル変換器を共通部品を用いて信号変換器と
して構成すれば回路部品が節約され、安価な信号変換器
を得ることができる。
グ・ディジタル変換器を共通部品を用いて信号変換器と
して構成すれば回路部品が節約され、安価な信号変換器
を得ることができる。
この様な信号変換器においては、特に時間幅・アナログ
電圧変換器において零出力付近の動作も安定し、又負側
の出力も得られることが好ましい。
電圧変換器において零出力付近の動作も安定し、又負側
の出力も得られることが好ましい。
〈発明か解決しようとする課題〉
本発明はこの様な課題を解決する為になされたもので、
時間幅・アナログ電圧変換器が用いられる例えば電圧発
生器等において、同時にアナログ・ディジタル変換器が
必要な場合に、再変換器の構成要素を共通に使用して一
体化すると共に、高精度で時間幅をアナログ電圧に変換
することができると共に、負側の出力電圧も得られるこ
とが出来る信号変換器を提供することを目的としたもの
である。
時間幅・アナログ電圧変換器が用いられる例えば電圧発
生器等において、同時にアナログ・ディジタル変換器が
必要な場合に、再変換器の構成要素を共通に使用して一
体化すると共に、高精度で時間幅をアナログ電圧に変換
することができると共に、負側の出力電圧も得られるこ
とが出来る信号変換器を提供することを目的としたもの
である。
く課題を解決する為の手段〉
本発明は上記の目的を達成するために、アナログ入力又
は正、負の基準電圧をスイッチにより切換えていずれか
を入力とする積分器、零レベル及び基準電圧と前記積分
器の出力とを比較する一対の比較器、この比較器の出力
により入力の極性を判別して入力とは逆極性の基準電圧
を選択する極性判別回路、前記比較器の出力で制御され
るゲート、カウンタ、及び回路全体のシーケンスを制御
するマイクロ・プロセッサよりなり、時間幅・アナログ
電圧変換時においては３回の積分／逆積分サイクル動作
を行い、その第３の積分サイクルで設定時間に比例した
積分電圧を得、この積分電圧を前記サンプル・ホールド
回路を介して取り出すように構成したものである。以下
、実施例に付いて第１図を用いて詳細に説明する。
は正、負の基準電圧をスイッチにより切換えていずれか
を入力とする積分器、零レベル及び基準電圧と前記積分
器の出力とを比較する一対の比較器、この比較器の出力
により入力の極性を判別して入力とは逆極性の基準電圧
を選択する極性判別回路、前記比較器の出力で制御され
るゲート、カウンタ、及び回路全体のシーケンスを制御
するマイクロ・プロセッサよりなり、時間幅・アナログ
電圧変換時においては３回の積分／逆積分サイクル動作
を行い、その第３の積分サイクルで設定時間に比例した
積分電圧を得、この積分電圧を前記サンプル・ホールド
回路を介して取り出すように構成したものである。以下
、実施例に付いて第１図を用いて詳細に説明する。
〈実施例〉
第１図は本発明に係る変換器の一実施例のブロック図で
ある。図において、Ｅｘは被変換のアナログ入力電圧、
十Ｅｓは正の基準電圧源、ｓｗは基準電圧切替え回路、
８１〜Ｓ４はスイッチ、ＪＣは極性判別回路、ＩＧは演
算増幅器ＡとコンデンサＣ及び入力抵抗Ｒとよりなる積
分器である。
ある。図において、Ｅｘは被変換のアナログ入力電圧、
十Ｅｓは正の基準電圧源、ｓｗは基準電圧切替え回路、
８１〜Ｓ４はスイッチ、ＪＣは極性判別回路、ＩＧは演
算増幅器ＡとコンデンサＣ及び入力抵抗Ｒとよりなる積
分器である。
アナログ人力ＥｘはスイッチＳ１を介して積分器ＩＧに
加えられる。基準電圧切替ＥｓはスイッチＳ２を介して
積分器ＩＣに加えられると共に基準電圧切替え回路ＳＷ
に加えられ、゛この基準電圧切替え回路は負の基準電圧
−Ｅｓを出力する。基準電圧−ＢｓはスイッチＳ３を介
して積分器ＩＧに加えられる。コンデンサＣには並列に
リセット用スイッチＳ４が接続されている。ＣＰＩはＯ
ｖを参照電圧とする比較器、ＣＰ２は＋Ｅｓを参照電圧
とする比較器で、夫々積分器ＩＧの出力が加えられる。
加えられる。基準電圧切替ＥｓはスイッチＳ２を介して
積分器ＩＣに加えられると共に基準電圧切替え回路ＳＷ
に加えられ、゛この基準電圧切替え回路は負の基準電圧
−Ｅｓを出力する。基準電圧−ＢｓはスイッチＳ３を介
して積分器ＩＧに加えられる。コンデンサＣには並列に
リセット用スイッチＳ４が接続されている。ＣＰＩはＯ
ｖを参照電圧とする比較器、ＣＰ２は＋Ｅｓを参照電圧
とする比較器で、夫々積分器ＩＧの出力が加えられる。
極性判別回路ＪＣは比較器ＣＰＩの出力を受けて基準電
圧切替え回路ＳＷを駆動し、前記したように負の基準電
圧−Ｅｓを発生する６Ｇはゲート、ＣＰはクロック・パ
ルス、ＧＣは比較器ＣＰＩ、ＣＰ２の出力を受け、ゲー
トＧを通過するクロック・パルスＣＰを制御するゲート
制御回路である。ＣＯＵはゲートＧを通過したクロック
・パルスＣＰを計数するカウンタ、μＰはマイクロ・プ
ロセッサである。このマイクロ・プロセッサは、前記し
たゲート制御口１ＩＩＩＧｃを制御すると共にスイッチ
８１〜Ｓ４の開閉を制御し、かつカウンタＣＯＵの出力
を受けて補正係数を演算してその補正係数をカウンタＣ
ＯＵに与え、補正されたディジタル信号を取り出すもの
である。
圧切替え回路ＳＷを駆動し、前記したように負の基準電
圧−Ｅｓを発生する６Ｇはゲート、ＣＰはクロック・パ
ルス、ＧＣは比較器ＣＰＩ、ＣＰ２の出力を受け、ゲー
トＧを通過するクロック・パルスＣＰを制御するゲート
制御回路である。ＣＯＵはゲートＧを通過したクロック
・パルスＣＰを計数するカウンタ、μＰはマイクロ・プ
ロセッサである。このマイクロ・プロセッサは、前記し
たゲート制御口１ＩＩＩＧｃを制御すると共にスイッチ
８１〜Ｓ４の開閉を制御し、かつカウンタＣＯＵの出力
を受けて補正係数を演算してその補正係数をカウンタＣ
ＯＵに与え、補正されたディジタル信号を取り出すもの
である。
これら、基準電圧±Ｅｓ、積分器ＩＧ、比較器ＣＰｉ、
ゲート制御回路ＧＣ，ゲートＧ、カウンタＣＯＵ及びマ
イクロ・プロセッサμＰにより二重積分型のアナログデ
ィジタル変換器が構成される。
ゲート制御回路ＧＣ，ゲートＧ、カウンタＣＯＵ及びマ
イクロ・プロセッサμＰにより二重積分型のアナログデ
ィジタル変換器が構成される。
ＳＨはサンプル・ホールド回路で、サンプル用のスイッ
チＳＳと、ホールド用のコンデンサＣ８及びバッファー
増幅器Ａｓとにより構成され、スイッチＳＳは前記積分
器ＩＧの出力端子に接続されている。このサンプル・ホ
ールド回路ＳＨと前記アナログ・ディジタル変換器を構
成する回路とで時間幅・アナログ電圧変換器が構成され
る。この様な構成において、先ずアナログ・ディジタル
変換の動作について第２図を用いて説明すると次の如く
なる。この場合、ゲート制御回路ＧＣにより比較器ＣＰ
２の出力は禁止され、ＣＰＩのみが動作するようになっ
ている。
チＳＳと、ホールド用のコンデンサＣ８及びバッファー
増幅器Ａｓとにより構成され、スイッチＳＳは前記積分
器ＩＧの出力端子に接続されている。このサンプル・ホ
ールド回路ＳＨと前記アナログ・ディジタル変換器を構
成する回路とで時間幅・アナログ電圧変換器が構成され
る。この様な構成において、先ずアナログ・ディジタル
変換の動作について第２図を用いて説明すると次の如く
なる。この場合、ゲート制御回路ＧＣにより比較器ＣＰ
２の出力は禁止され、ＣＰＩのみが動作するようになっ
ている。
予め定められたプログラムに従って、マイクロ・プロセ
ッサμＰの制御の基にスイッチ８１〜Ｓ３をオフにする
と共に、Ｓ４をオンにして積分器ＩＧをリセットした後
、時刻ｔ１でスイッチＳ１をオンにして被変換のアナロ
グ人力Ｅｘを積分器ＩＧに加えて積分する。スイッチＳ
１はｔｌより一定時間Ｔ１の間オンになり、この期間積
分器■Ｇの出力は増加する。Ｔ１時間経過後、スイッチ
Ｓ１がオフ、Ｓ２かオンになり、積分器ＩＧは入力Ｅｘ
とは逆極性の基準電圧子ＥＳを積分する。
ッサμＰの制御の基にスイッチ８１〜Ｓ３をオフにする
と共に、Ｓ４をオンにして積分器ＩＧをリセットした後
、時刻ｔ１でスイッチＳ１をオンにして被変換のアナロ
グ人力Ｅｘを積分器ＩＧに加えて積分する。スイッチＳ
１はｔｌより一定時間Ｔ１の間オンになり、この期間積
分器■Ｇの出力は増加する。Ｔ１時間経過後、スイッチ
Ｓ１がオフ、Ｓ２かオンになり、積分器ＩＧは入力Ｅｘ
とは逆極性の基準電圧子ＥＳを積分する。
スイッチＳ２かオンになると同時にゲート制御回路ＧＣ
の出力によりゲートＧか開となり、クロック・パルスＣ
Ｐがこのゲートを通過してカウンタＣＯＵに加えられて
計数される。積分器ＩＧの出力か減少し、その値か零レ
ベルをよぎると比較器ＣＰＩはこれを検出し、ゲートＧ
を閉じる。時刻ｔ２から積分器出力が零レベルをよぎる
時間ｔ３までの期間Ｔ２は周知のように被変換のアナロ
グ人力Ｅｘの値に対応するもので、このＴ２期間ゲトＧ
を通過するクロック・パルスＣＰを計数しなカウンタＣ
ＯＵの計数値はアナログ入力Ｅｘの値に対応したものと
なる。カウンタＣＯＵの計数値はマイクロ・プロセッサ
μＰを介して種々の演算が施された後、ディジタル信号
としてこのマイクロ・プロセッサを介して取り出される
。
の出力によりゲートＧか開となり、クロック・パルスＣ
Ｐがこのゲートを通過してカウンタＣＯＵに加えられて
計数される。積分器ＩＧの出力か減少し、その値か零レ
ベルをよぎると比較器ＣＰＩはこれを検出し、ゲートＧ
を閉じる。時刻ｔ２から積分器出力が零レベルをよぎる
時間ｔ３までの期間Ｔ２は周知のように被変換のアナロ
グ人力Ｅｘの値に対応するもので、このＴ２期間ゲトＧ
を通過するクロック・パルスＣＰを計数しなカウンタＣ
ＯＵの計数値はアナログ入力Ｅｘの値に対応したものと
なる。カウンタＣＯＵの計数値はマイクロ・プロセッサ
μＰを介して種々の演算が施された後、ディジタル信号
としてこのマイクロ・プロセッサを介して取り出される
。
次に、時間幅・アナログ電圧変換の動作を第３図を用い
て説明すると次の如くなる。この場合、比較器ＣＰ２の
禁止が解かれ、ＣＰＩと共に動作する。時間幅アナログ
電圧変換は以下に示す３つの積分サイクル動作で行われ
る。
て説明すると次の如くなる。この場合、比較器ＣＰ２の
禁止が解かれ、ＣＰＩと共に動作する。時間幅アナログ
電圧変換は以下に示す３つの積分サイクル動作で行われ
る。
第１の積分サイクルについて。
スイッチ８１〜Ｓ３をオフにすると共に、Ｓ４をオンに
して積分器ＩＧをリセット状態にする。
して積分器ＩＧをリセット状態にする。
時刻ｔｏにおいてスイッチＳ２をオンにし、１０より一
定時間Ｔａだけ正の基準電圧＋Ｅｓを積分器ＩＧに加え
て積分する。ここで、スイッチｓ２をオフにすると共に
切替え回路ＳＷを動作させて基準電圧を−Ｅｓとし、ス
イッチＳ３をオンにして積分器ＩＧの出力が零レベルに
達するまでのＴｂ時間逆積分する。零レベルに達したか
どうかは比較器ＣＰＩによって検出される。積分開始〈
ｔＯ）からＣＰＩによって検出されるｔｌまでの時間Ｔ
１はマイクロ・プロセッサμＰによって検出される。
定時間Ｔａだけ正の基準電圧＋Ｅｓを積分器ＩＧに加え
て積分する。ここで、スイッチｓ２をオフにすると共に
切替え回路ＳＷを動作させて基準電圧を−Ｅｓとし、ス
イッチＳ３をオンにして積分器ＩＧの出力が零レベルに
達するまでのＴｂ時間逆積分する。零レベルに達したか
どうかは比較器ＣＰＩによって検出される。積分開始〈
ｔＯ）からＣＰＩによって検出されるｔｌまでの時間Ｔ
１はマイクロ・プロセッサμＰによって検出される。
第２の積分サイクルについて。
時刻ｔ１の後、スイッチＳ４をオンにして積分器ＩＣを
リセットし、時刻ｔ２において第１の積分サイクルと同
様に先ずＴａの時間正の基準電圧子Ｅｓを積分し、つい
で基準電圧を＋Ｅｓとは逆の極性にしてスイッチＳ３を
オンにし、積分器ＩＧの出力が＋Ｅｓに達するまで逆積
分する。十ＥＳに達したかどうかは比較器ＣＰ２によっ
て検出される。ここで、積分器出力が零レベルをよぎる
点上３までの時間はサイクル１で検出した時間Ｔ１に等
しい。従って、零レベルから＋Ｅｓレベルまでの時間Ｔ
ｓはトータルの時間Ｔ ｓ ′からＴ１の時間を差し引
いたものとなる。
リセットし、時刻ｔ２において第１の積分サイクルと同
様に先ずＴａの時間正の基準電圧子Ｅｓを積分し、つい
で基準電圧を＋Ｅｓとは逆の極性にしてスイッチＳ３を
オンにし、積分器ＩＧの出力が＋Ｅｓに達するまで逆積
分する。十ＥＳに達したかどうかは比較器ＣＰ２によっ
て検出される。ここで、積分器出力が零レベルをよぎる
点上３までの時間はサイクル１で検出した時間Ｔ１に等
しい。従って、零レベルから＋Ｅｓレベルまでの時間Ｔ
ｓはトータルの時間Ｔ ｓ ′からＴ１の時間を差し引
いたものとなる。
比較器ＣＰＩとＣＲ２の出力はゲート制御回路ＧＣに加
えられ、この期間ゲートＧを開にし、クロック・パルス
ＣＰをカウンタＣＯＵで計数する。
えられ、この期間ゲートＧを開にし、クロック・パルス
ＣＰをカウンタＣＯＵで計数する。
カウンタＣＯＵの計数値はマイクロ・プロセッサμＰに
取り込まれる。マイクロ・プロセッサμＰは、積分器Ｉ
Ｇの出力が＋Ｅｓに達してから所定時間経過後にスイッ
チＳ４をオンにして積分器ＩＧをリセットさせる。
取り込まれる。マイクロ・プロセッサμＰは、積分器Ｉ
Ｇの出力が＋Ｅｓに達してから所定時間経過後にスイッ
チＳ４をオンにして積分器ＩＧをリセットさせる。
第３の積分サイクルについて。
このサイクルは時間巾Ｔｏに比例した出力Ｅ。
を得るサイクルである。リセット後、時刻ｔ５において
第２の積分サイクルと同様に先すＴａ時間十Ｅｓを積分
し、ついで正の基準電圧を＋Ｅｓとは逆の極性−Ｅｓに
してスイッチＳ３をオンにし、積分器ＩＧでこの−Ｅｓ
を逆積分する。ここで、カウンタＣＯＵにはプリセット
端子か備えられており、このプリセット端子を用いて時
間Ｔｏをプリセットしておく。積分器ＩＧは上記のよう
に、時刻ｔ５からＴａ時間経過してから再度基準電圧−
Ｅｓを積分するが、その積分時間か七６から数えてＴＯ
に達したときスイッチＳ３をオフにすると共に、マイク
ロ・プロセッサμＰはサンプル・ホールド回路ＳＨのス
イッチＳＳをオンにして積分器ＩＧの出力をサンプリン
グし、その値をコンデンサＣ８でホールドする。このホ
ールドした電圧はバッファ・アンプＡＳを介してアナロ
グ電圧Ｅｏとして出力端子ＯＵＴから取り出される。こ
の場合、積分器ＩＧの出力は積分時定数ＣＲに比例して
変化するので、その影響を除去するため、予め第２のサ
イクルで求めたＴｓにより補正を行い、マイクロ・プロ
セッサμＰはＴ ｏ ／ Ｔ ｓが所望の設定値に比例
するように制御する。
第２の積分サイクルと同様に先すＴａ時間十Ｅｓを積分
し、ついで正の基準電圧を＋Ｅｓとは逆の極性−Ｅｓに
してスイッチＳ３をオンにし、積分器ＩＧでこの−Ｅｓ
を逆積分する。ここで、カウンタＣＯＵにはプリセット
端子か備えられており、このプリセット端子を用いて時
間Ｔｏをプリセットしておく。積分器ＩＧは上記のよう
に、時刻ｔ５からＴａ時間経過してから再度基準電圧−
Ｅｓを積分するが、その積分時間か七６から数えてＴＯ
に達したときスイッチＳ３をオフにすると共に、マイク
ロ・プロセッサμＰはサンプル・ホールド回路ＳＨのス
イッチＳＳをオンにして積分器ＩＧの出力をサンプリン
グし、その値をコンデンサＣ８でホールドする。このホ
ールドした電圧はバッファ・アンプＡＳを介してアナロ
グ電圧Ｅｏとして出力端子ＯＵＴから取り出される。こ
の場合、積分器ＩＧの出力は積分時定数ＣＲに比例して
変化するので、その影響を除去するため、予め第２のサ
イクルで求めたＴｓにより補正を行い、マイクロ・プロ
セッサμＰはＴ ｏ ／ Ｔ ｓが所望の設定値に比例
するように制御する。
ここで、実際のＴｏの制御はｔ＝ｔ６以降の時間を制御
するのではなく、ｔ５からの時間Ｔ。
するのではなく、ｔ５からの時間Ｔ。
（Ｔｏ ′−７１＋Ｔｏ ）として制御する。従って、
零設定（Ｔ ｏ ＝ Ｏ、即ちＴｏ′−７１）付近の動
作も連続的で安定に行われる。例えば、第１のサイクル
を省略して第３のサイクルで零検出比較器ＣＰＩにより
ｔ＝ｔ６を検出する方法も考えられるが、ＴＯがほぼＯ
の場合、比較器ＣＰＩの作動とほとんど同時にｔ７を設
定しなければならなくなり、マイクロ・１０セツサμＰ
等の処理が間に合わなくなる。本発明では予め、ＴＪを
求めておき、ｔ＝ｔ５から処理を行うので、ｔ＝ｔ６付
近の動作は安定となる。即ち、零付近の動作は極めて安
定となる。
零設定（Ｔ ｏ ＝ Ｏ、即ちＴｏ′−７１）付近の動
作も連続的で安定に行われる。例えば、第１のサイクル
を省略して第３のサイクルで零検出比較器ＣＰＩにより
ｔ＝ｔ６を検出する方法も考えられるが、ＴＯがほぼＯ
の場合、比較器ＣＰＩの作動とほとんど同時にｔ７を設
定しなければならなくなり、マイクロ・１０セツサμＰ
等の処理が間に合わなくなる。本発明では予め、ＴＪを
求めておき、ｔ＝ｔ５から処理を行うので、ｔ＝ｔ６付
近の動作は安定となる。即ち、零付近の動作は極めて安
定となる。
一方、ｔ ７＜ｔ ６として設定するようにすれば、ア
ナログ出力電圧Ｅｏは負のレベルとなり、第３図のＥＯ
′で示すごとく負の出力を得ることができる。尚、本発
明の回路では時間幅・アナログ電圧変換器の出力レベル
及びフルスケールレベルは全て比較器の検出レベルが基
準となるものである。
ナログ出力電圧Ｅｏは負のレベルとなり、第３図のＥＯ
′で示すごとく負の出力を得ることができる。尚、本発
明の回路では時間幅・アナログ電圧変換器の出力レベル
及びフルスケールレベルは全て比較器の検出レベルが基
準となるものである。
〈本発明の効果〉
以上説明したように、本発明においては、時間幅・アナ
ログ電圧変換とアナログ・ディジタル変換機能を共通の
部品を用いて構成したので安価で、かつ時間幅・アナロ
グ電圧変換器の零出力付近の動作が安定し、しかも負側
の出力電圧を発生することのできる信号変換器か得られ
、電圧発生器等に用いて好適である。
ログ電圧変換とアナログ・ディジタル変換機能を共通の
部品を用いて構成したので安価で、かつ時間幅・アナロ
グ電圧変換器の零出力付近の動作が安定し、しかも負側
の出力電圧を発生することのできる信号変換器か得られ
、電圧発生器等に用いて好適である。
第１図は本発明に係る信号変換器の一実施例のブロック
図、第２図及び第３図は第１図の変換器の動作を説明す
る為の図である。
図、第２図及び第３図は第１図の変換器の動作を説明す
る為の図である。
Claims (1)
- アナログ入力又は正、負の基準電圧をスイッチにより切
換えていずれかを入力とする積分器、零レベル及び基準
電圧と前記積分器の出力とを比較する一対の比較器、こ
の比較器の出力により入力の極性を判別して入力とは逆
極性の基準電圧を選択する極性判別回路、前記比較器の
出力で制御されるゲート、このゲートを通過したクロッ
ク・パルスを計数するカウンタ、このカウンタの出力が
取り込まれると共に回路全体のシーケンスを制御するマ
イクロ・プロセッサ、及び前記積分器の出力をサンプル
・ホールドするサンプル・ホールド回路よりなり、時間
幅・アナログ電圧変換時においては３回の積分／逆積分
サイクルを有し、夫々のサイクルとも前半は一定時間基
準電圧を積分し、その後逆極性の基準電圧を積分し、第
１のサイクルでは零レベルまで、第２のサイクルでは基
準電圧に達するまでの時間を求め、これらの時間を補正
係数として第３の積分サイクルで設定時間に比例した積
分電圧を得、この積分電圧を前記サンプル・ホールド回
路を介して取り出すように構成したことを特徴とする信
号変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247880A JP2555711B2 (ja) | 1988-09-30 | 1988-09-30 | 信号変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247880A JP2555711B2 (ja) | 1988-09-30 | 1988-09-30 | 信号変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0295019A true JPH0295019A (ja) | 1990-04-05 |
| JP2555711B2 JP2555711B2 (ja) | 1996-11-20 |
Family
ID=17169981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63247880A Expired - Lifetime JP2555711B2 (ja) | 1988-09-30 | 1988-09-30 | 信号変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2555711B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563127A (en) * | 1978-11-04 | 1980-05-13 | Minolta Camera Co Ltd | Digital-analog converter |
| JPS57154937A (en) * | 1981-03-20 | 1982-09-24 | Toko Inc | Quadruple integration type a/d converter |
| JPS5840923A (ja) * | 1981-09-04 | 1983-03-10 | Hitachi Ltd | Ａ／ｄ変換器 |
-
1988
- 1988-09-30 JP JP63247880A patent/JP2555711B2/ja not_active Expired - Lifetime
Patent Citations (3)
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| JPS5840923A (ja) * | 1981-09-04 | 1983-03-10 | Hitachi Ltd | Ａ／ｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2555711B2 (ja) | 1996-11-20 |
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