JPH01296824A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH01296824A JPH01296824A JP12792088A JP12792088A JPH01296824A JP H01296824 A JPH01296824 A JP H01296824A JP 12792088 A JP12792088 A JP 12792088A JP 12792088 A JP12792088 A JP 12792088A JP H01296824 A JPH01296824 A JP H01296824A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（＃、業上の利用分野）
本発明は、２段階（縦続）積分方式のＡ／Ｄ変換器に関
し、更に詳しくは、はじめに入力電圧に対応した電圧を
保持し、次に基準電流源からの定電流によりこの積分電
圧を放電期間（逆積分期間）を二つに分け、前半の逆積
分を急速に、後半の逆積分を網やかに行うようにした縦
続積分方式のＡ／Ｄ変換器に関する。
し、更に詳しくは、はじめに入力電圧に対応した電圧を
保持し、次に基準電流源からの定電流によりこの積分電
圧を放電期間（逆積分期間）を二つに分け、前半の逆積
分を急速に、後半の逆積分を網やかに行うようにした縦
続積分方式のＡ／Ｄ変換器に関する。
（従来の技術）
第６図は、従来のこの種のＡ／Ｄ変換器の構成を示すブ
ロック図である。図において、１はアンプＡＰと、積分
コンデンサＣ８Ｈとで構成される積分器、Ｓｌは変換ず
べき入力電圧ＶＩＮを入力抵抗Ｒ１を介して積分器１の
入力端に与えるためのスイッチ、ＲＳ Ｈは帰還抵抗で
ある。２及び３はそれぞれ異なった値の定電流ＩＯ，ｔ
ｏを出力する定電流源、Ｓ２、Ｓ３はそれぞれ定電流源
２．３からの定電流ＩＯ，ｔｏを積分器１の入力端に与
える為のスイッチである。
ロック図である。図において、１はアンプＡＰと、積分
コンデンサＣ８Ｈとで構成される積分器、Ｓｌは変換ず
べき入力電圧ＶＩＮを入力抵抗Ｒ１を介して積分器１の
入力端に与えるためのスイッチ、ＲＳ Ｈは帰還抵抗で
ある。２及び３はそれぞれ異なった値の定電流ＩＯ，ｔ
ｏを出力する定電流源、Ｓ２、Ｓ３はそれぞれ定電流源
２．３からの定電流ＩＯ，ｔｏを積分器１の入力端に与
える為のスイッチである。
４及び５はそれぞれ積分器１の出力電圧Ｖ ｏ ｕｔと
所定の電圧−ｖｔｈ、コモン電圧を比較する比較器、６
は各比較器４．５からの信号を入力するディジタル回路
で、内部に例えば９ビツトの上位カウンタｃ ｕ ｉと
、７ビツトの下位カウンタＣＵ２とを備えている。この
ディジタル回路６は、スイッチ８１〜Ｓ３を制御すると
共に、各カウンタからディジタル信号を得るものである
。
所定の電圧−ｖｔｈ、コモン電圧を比較する比較器、６
は各比較器４．５からの信号を入力するディジタル回路
で、内部に例えば９ビツトの上位カウンタｃ ｕ ｉと
、７ビツトの下位カウンタＣＵ２とを備えている。この
ディジタル回路６は、スイッチ８１〜Ｓ３を制御すると
共に、各カウンタからディジタル信号を得るものである
。
第７図は、この装置の動作を示すタイミングチャートで
ある。はじめにスイッチＳ１を（ｂ）に示すようにオン
（スイッチＳ２、Ｓ３はオフ）とする。これによって積
分器１は帰還抵抗Ｒ３Ｈを含んで反転形のサンプル・ホ
ールド回路を構成し、積分器１のコンデンサＣ８Ｈには
、入力電圧ＶＩＮを入力抵抗Ｒ１と帰還抵抗ＲＳ Ｈで
二分した電圧が、（ａ）に示すように保持される。
ある。はじめにスイッチＳ１を（ｂ）に示すようにオン
（スイッチＳ２、Ｓ３はオフ）とする。これによって積
分器１は帰還抵抗Ｒ３Ｈを含んで反転形のサンプル・ホ
ールド回路を構成し、積分器１のコンデンサＣ８Ｈには
、入力電圧ＶＩＮを入力抵抗Ｒ１と帰還抵抗ＲＳ Ｈで
二分した電圧が、（ａ）に示すように保持される。
次にスイッチＳ１をオフ、スイッチＳ２、Ｓ３を（ｃ）
及び（ｄ）に示すようにオンとする。これと同時に、デ
ィジタル回路内に構成されている上位カウンタＣＵＩの
計数を（ｅ）に示すように開始させる。積分器１の出力
電圧Ｖｏｕｔは、（ａ）に示すように、定電流ｌ０１１
０によって、一定の傾きでコモン電圧（０■）に近付い
てゆく。
及び（ｄ）に示すようにオンとする。これと同時に、デ
ィジタル回路内に構成されている上位カウンタＣＵＩの
計数を（ｅ）に示すように開始させる。積分器１の出力
電圧Ｖｏｕｔは、（ａ）に示すように、定電流ｌ０１１
０によって、一定の傾きでコモン電圧（０■）に近付い
てゆく。
ここで、積分器１の出力電圧Ｖ ｏ ｕ ｔが所定の電
圧−ｖｔｈに達すると、比較器４がこれを検出し、ディ
ジタル回路６は、スイッチＳ２を（ｃ）に示すようにオ
フとする。これと同時に上位カウンタＣＵＩの計数を停
止し、今度は（ｆ）に示すようにディジタル回路６内に
構成されている下位カウンタＣｔＪ ２の計数を開始さ
せる。
圧−ｖｔｈに達すると、比較器４がこれを検出し、ディ
ジタル回路６は、スイッチＳ２を（ｃ）に示すようにオ
フとする。これと同時に上位カウンタＣＵＩの計数を停
止し、今度は（ｆ）に示すようにディジタル回路６内に
構成されている下位カウンタＣｔＪ ２の計数を開始さ
せる。
積分器１は、今度は定電流１０だけにより放電され、そ
の出力電圧Ｖｏｕｔがやがて、Ｏｖを横切る。比較器５
はこれを検出し、ディジタル回路６はこの時点で下位カ
ウンタＣＵ２の計数を停止させる。
の出力電圧Ｖｏｕｔがやがて、Ｏｖを横切る。比較器５
はこれを検出し、ディジタル回路６はこの時点で下位カ
ウンタＣＵ２の計数を停止させる。
定電流源ＩＯと、ＩＯとの間には、一定の関係、例えば
（Ｉ Ｏ＋ ｉ ０ ） ／ ｉ ０ ＝ ２’ の
関係を持たせてあり、また、上位カウンタＣＵＩと、下
位カウンタＣＵ２を直列に接続することにより、９ビツ
トカウンタの１カウントは、７ビツトカウンタの１カウ
ントの２７ 倍の重み付けがしである。従って、上位
カウンタＣ１Ｊ１と、下位カウンタＣＵ２を直列に接続
し、１６ビツトのＡ／Ｄ変換データを得ることが出来る
ようになっている。
（Ｉ Ｏ＋ ｉ ０ ） ／ ｉ ０ ＝ ２’ の
関係を持たせてあり、また、上位カウンタＣＵＩと、下
位カウンタＣＵ２を直列に接続することにより、９ビツ
トカウンタの１カウントは、７ビツトカウンタの１カウ
ントの２７ 倍の重み付けがしである。従って、上位
カウンタＣ１Ｊ１と、下位カウンタＣＵ２を直列に接続
し、１６ビツトのＡ／Ｄ変換データを得ることが出来る
ようになっている。
（発明が解決しようとする課題）
このように構成した従来装置は、Ａ／Ｄ変換動作に先立
って、入力電圧ＶＩＮをサンプルボールドするなめに、
時刻ｔＯ〜ｔ１の間はスイッチＳ２、Ｓ３はオフに維持
する必要があり、また時刻ｔ１では同じタイミングで２
つのスイッチＳ２、Ｓ３をオンとさせる必要がある。
って、入力電圧ＶＩＮをサンプルボールドするなめに、
時刻ｔＯ〜ｔ１の間はスイッチＳ２、Ｓ３はオフに維持
する必要があり、また時刻ｔ１では同じタイミングで２
つのスイッチＳ２、Ｓ３をオンとさせる必要がある。
しかしながら、独立した２つのスイッチＳ２、Ｓ３を、
同時にオンとさせる事は容易ではないし、また、スイッ
チＳ３のリーク電流や、オン時の抵抗も変換誤差に介入
するという問題点があった。
同時にオンとさせる事は容易ではないし、また、スイッ
チＳ３のリーク電流や、オン時の抵抗も変換誤差に介入
するという問題点があった。
本発明は、この様な問題点に鑑みてなされたもので、そ
の目的は、スイッチＳ３を無くし、このスイッチＳ３が
存在することによる問題点を解決し、変換精度の高いＡ
／Ｄ変換器を実現することにある。
の目的は、スイッチＳ３を無くし、このスイッチＳ３が
存在することによる問題点を解決し、変換精度の高いＡ
／Ｄ変換器を実現することにある。
（課題を解決するための手段）
第１図は本発明の基本的な構成ブロック図である０図に
おいて、１は積分手段、Ｓｌはこの積分手段１に変換ず
べき入力アナログ信号ＶＩＮを一定時間与えるための第
１のスイッチ手段、２は基準電圧源、Ｒ１は第１の抵抗
、Ｓ２は第１の抵抗Ｒ１を介して基準電圧源２からの基
準電圧−Ｖｒを積分手段１に与えるための第２のスイッ
チ、Ｒ２は基準電圧源２と積分手段１の入力端との間に
接続した第２の抵抗、Ｓ３は積分手段１を構成するコン
デンサＣと並列に接続された第３のスイッチ、４は積分
手段１からの出力を所定の電圧−Ｖｔｈと比較する第１
の比較手段、５は積分手段１からの出力をコモン電圧と
比較する第２の比軟手段、６はこれらの比較手段４．５
からの信号を入力し、第１ないし第３のスイッチ８１〜
Ｓ３のオン、オフを制御すると共に、第２のスイッチＳ
２をオンとしてから第１の比較器４の出力が反転するま
での時間と、第１の比較器４の出力が反転してから第２
の比較器５の出力が反転するまでの時間を計数すると共
に、所定の演算を行ってディジタル信号を得るディジタ
ル回路である。
おいて、１は積分手段、Ｓｌはこの積分手段１に変換ず
べき入力アナログ信号ＶＩＮを一定時間与えるための第
１のスイッチ手段、２は基準電圧源、Ｒ１は第１の抵抗
、Ｓ２は第１の抵抗Ｒ１を介して基準電圧源２からの基
準電圧−Ｖｒを積分手段１に与えるための第２のスイッ
チ、Ｒ２は基準電圧源２と積分手段１の入力端との間に
接続した第２の抵抗、Ｓ３は積分手段１を構成するコン
デンサＣと並列に接続された第３のスイッチ、４は積分
手段１からの出力を所定の電圧−Ｖｔｈと比較する第１
の比較手段、５は積分手段１からの出力をコモン電圧と
比較する第２の比軟手段、６はこれらの比較手段４．５
からの信号を入力し、第１ないし第３のスイッチ８１〜
Ｓ３のオン、オフを制御すると共に、第２のスイッチＳ
２をオンとしてから第１の比較器４の出力が反転するま
での時間と、第１の比較器４の出力が反転してから第２
の比較器５の出力が反転するまでの時間を計数すると共
に、所定の演算を行ってディジタル信号を得るディジタ
ル回路である。
（作用）
第３のスイッチＳ３をオンとすることにより、積分器１
のコンデンサＣの電荷をディスチャージさせ、第１のス
イッチＳ１をオンとすることによって、変換ずべき入力
信号ＶＩＮを積分し、第２のスイッチＳ２をオンとする
ことによって、急な傾斜で積分器１の出力電圧Ｖｏｕｔ
をコモン電圧に近付かせ、第２のスイッチＳ２をオフと
することによって、綬やかな傾斜で出力電圧をコモン電
圧に近付かせる。
のコンデンサＣの電荷をディスチャージさせ、第１のス
イッチＳ１をオンとすることによって、変換ずべき入力
信号ＶＩＮを積分し、第２のスイッチＳ２をオンとする
ことによって、急な傾斜で積分器１の出力電圧Ｖｏｕｔ
をコモン電圧に近付かせ、第２のスイッチＳ２をオフと
することによって、綬やかな傾斜で出力電圧をコモン電
圧に近付かせる。
（実施例）
以下図面を用いて、本発明の実施例を詳細に説明する。
第２図は、本発明の一実施例を示す構成ブロック図であ
る０図において、第１図の各部分と同じものには同一符
号を付して示す。
る０図において、第１図の各部分と同じものには同一符
号を付して示す。
図において、６０は第１、第２の各比較器４．５からの
信号を入力するマイクロプロセッサで、この中には、上
位カウンタＣＵＩ、下位カウンタＣＵ２、第１〜第３の
スイッチの制御手段ＣＮ ’ｌ’、各カウンタへ印加す
るクロックの発生手段ＣＫ及び各カウンタの計数値を用
いて所定の演算を行ってディジタル信号を得る演算手段
ＣＰを持っている。
信号を入力するマイクロプロセッサで、この中には、上
位カウンタＣＵＩ、下位カウンタＣＵ２、第１〜第３の
スイッチの制御手段ＣＮ ’ｌ’、各カウンタへ印加す
るクロックの発生手段ＣＫ及び各カウンタの計数値を用
いて所定の演算を行ってディジタル信号を得る演算手段
ＣＰを持っている。
このように構成した装置の動作を次に説明する。
第３図は動作の一例を示すタイミングチャートである。
はじめに第３のスイッチＳ３を（ｂ）に示すようにオン
とする。これによって、積分器１のコンデンサＣの両端
が短絡され、積分器１はリセット状態になり、その出力
電圧Ｖｏｕｔは、（ａ）に示すように０■となる。
とする。これによって、積分器１のコンデンサＣの両端
が短絡され、積分器１はリセット状態になり、その出力
電圧Ｖｏｕｔは、（ａ）に示すように０■となる。
次に第１のスイッチＳ１を一定時間ＴＳ（この間のカウ
ンタの計数値をＮ１とする）だけ（ｃ）に示すようにオ
ンとする。これによって入力電圧ＶＩＮは、積分器１の
入力端に与えられ積分される。積分器１の出力電圧Ｖｏ
ｕｔは、入力電圧ＶＩＮの大きさに比例した傾斜で大き
くなり、一定時間ＴＳ経過後の出力電圧ｖ１は、（１）
式で表される。
ンタの計数値をＮ１とする）だけ（ｃ）に示すようにオ
ンとする。これによって入力電圧ＶＩＮは、積分器１の
入力端に与えられ積分される。積分器１の出力電圧Ｖｏ
ｕｔは、入力電圧ＶＩＮの大きさに比例した傾斜で大き
くなり、一定時間ＴＳ経過後の出力電圧ｖ１は、（１）
式で表される。
・・・・・・（１）
ただし、Ｔは１クロック分
Ｎ１は時刻ｔＯ〜ｔ１間でのカウン
ト数で一定値
次に第２のスイッチＳ２を（ｄ）に示すようにオンとす
る。これによって、積分器１は定電流ＩＯと、１０とに
よって（ａ）に示すように逆積分され、その出力電圧Ｖ
ｏｕｔは大きな傾斜でＯＶに近付く、ここで第２のスイ
ッチｓ２をオンとすると同時に、上位カウンタＣＵＩが
クロックの計数動作を開始する。積分器１の出力電圧Ｖ
ｏ ｕ ｔ。
る。これによって、積分器１は定電流ＩＯと、１０とに
よって（ａ）に示すように逆積分され、その出力電圧Ｖ
ｏｕｔは大きな傾斜でＯＶに近付く、ここで第２のスイ
ッチｓ２をオンとすると同時に、上位カウンタＣＵＩが
クロックの計数動作を開始する。積分器１の出力電圧Ｖ
ｏ ｕ ｔ。
が、所定の電圧−ｖｔｈに達すると、第１の比較器４が
これを検出する。マイクロプロセッサ６゜はこれを受け
、第２のスイッチｓ２をオフにすると共に、上位カウン
タＣＵＩの計数を停止させる。
これを検出する。マイクロプロセッサ６゜はこれを受け
、第２のスイッチｓ２をオフにすると共に、上位カウン
タＣＵＩの計数を停止させる。
また、同時に（ｆ）に示すように下位カウンタＣＵ２の
計数動作を開始させる。
計数動作を開始させる。
積分器１の出力電圧Ｖｏｕｔが、所定の電圧−ｖｔｈに
達した時刻ｔ３では、積分器１の出力電圧ｖ２は（−２
）式で表される。
達した時刻ｔ３では、積分器１の出力電圧ｖ２は（−２
）式で表される。
・・・・・・（２）
ただし、Ｎ２は時刻ｔ２〜ｔ３でのカウント値第２のス
イッチＳ２がオフとなると、今度は積分器１は定電流１
０だけによって逆積分されるので、その出力電圧Ｖ ｏ
ｕ ｔは、緩やかな傾斜で０■に近付き、やがてＯｖ
を（ａ）に示すように槽切る。第２の比−鮫器２はこれ
を検出し、この時点で下位カウンタＣＵ２の計数動作を
停止させる。
イッチＳ２がオフとなると、今度は積分器１は定電流１
０だけによって逆積分されるので、その出力電圧Ｖ ｏ
ｕ ｔは、緩やかな傾斜で０■に近付き、やがてＯｖ
を（ａ）に示すように槽切る。第２の比−鮫器２はこれ
を検出し、この時点で下位カウンタＣＵ２の計数動作を
停止させる。
ここで、定電流１０と、１０との間には、（ＩＯ＋ｉ０
）／１ｏ＝２ の関係を持たせてあり、上位カウンタＣ１Ｊ１の１カウ
ントは、下位カウンタＣｔＪ ２の２ 倍の重み付けが
しである。
）／１ｏ＝２ の関係を持たせてあり、上位カウンタＣ１Ｊ１の１カウ
ントは、下位カウンタＣｔＪ ２の２ 倍の重み付けが
しである。
積分器１の出力電圧ＶｏｕｔがＯｖを横切った時刻ｔ４
では、積分器１の出力電圧ｖ３は（３）式で表される。
では、積分器１の出力電圧ｖ３は（３）式で表される。
時刻ｔ１から時刻ｔ２までの積分値と、時刻ｔ２から積
分器１の出力電圧Ｖ ｏ ｕ ｔが０■を横切る時刻ｔ
４までの積分値は、（ａ）に示すようにその絶対値が等
しいから、（１）、（２）、（３）式から（４）式が成
り立つ。
分器１の出力電圧Ｖ ｏ ｕ ｔが０■を横切る時刻ｔ
４までの積分値は、（ａ）に示すようにその絶対値が等
しいから、（１）、（２）、（３）式から（４）式が成
り立つ。
ここで、１ｏ＝Ｖｒ／Ｒ２、
ＲＯ＝Ｒ１とすれば、
（４）式は、（５）式で表される。
ただし、Ｉ Ｏ＝ Ｖ ｒ ／ Ｒ１
（ＩＯ＋ｉ０）／１ｏ＝２’
（ｎは整数）
マイクロプロセッサ６０内の演算手段ＣＰは、（５）式
の演算を行うことによって、入力信号ＶＩＮに対応した
ディジタル信号を得ることができる。
の演算を行うことによって、入力信号ＶＩＮに対応した
ディジタル信号を得ることができる。
第４図は本発明の他の実施例を示す構成ブロック図であ
る。第２図の実施例は、入力信号ＶＩＮが正電圧の場合
を想定したものであるが、この実施例では、入力電圧Ｖ
ＩＮが負電圧の場合も扱えるように、抵抗Ｒ３及び第４
のスイッチＳ４を介して、正極性の基準電圧源７を積分
器１の入力端に接続するようにしたものである。
る。第２図の実施例は、入力信号ＶＩＮが正電圧の場合
を想定したものであるが、この実施例では、入力電圧Ｖ
ＩＮが負電圧の場合も扱えるように、抵抗Ｒ３及び第４
のスイッチＳ４を介して、正極性の基準電圧源７を積分
器１の入力端に接続するようにしたものである。
第５図は、第４図実施例の動作を示すタイミングチャー
トである。入力信号ＶＩＮを積分する前に、（ｅ）に示
すように第４のスイッチＳ４を一定時間オンとし、基準
電圧十Ｖｒを積分する期間°が設けられている。それ以
外の動作は、第３図と同様である。
トである。入力信号ＶＩＮを積分する前に、（ｅ）に示
すように第４のスイッチＳ４を一定時間オンとし、基準
電圧十Ｖｒを積分する期間°が設けられている。それ以
外の動作は、第３図と同様である。
（発明の効果）
以上詳細に説明したように、本発明は、従来装置にあっ
た微少型′ａｉＯをオン、オフするようなスイッチを無
くする構成としたもので、このスイッチが存在すること
に起因するリーク電流やオン抵抗の変化、２つのスイッ
チが同時にオンとならないことによる変換誤差を無くす
ることができ、変換精度の高いＡ／Ｄ変換器を実現でき
る。
た微少型′ａｉＯをオン、オフするようなスイッチを無
くする構成としたもので、このスイッチが存在すること
に起因するリーク電流やオン抵抗の変化、２つのスイッ
チが同時にオンとならないことによる変換誤差を無くす
ることができ、変換精度の高いＡ／Ｄ変換器を実現でき
る。
第１図は本発明の基本的な構成ブロック図、第２図は本
発明の一実施例を示す構成ブロック図、第３図は動作の
一例を示すタイミングチャート、第４図は本発明の他の
実施例を示す構成ブロック図、第５図はその動作を示す
タイミングチャート、第６１２１は従来装置の構成ブロ
ック図、第７図はその動作のタイミングチャートである
。 １・・・積分器 ２・・・基準電圧源 ４・・・第１の比較器 ５・・・第２の比較器 ６・・・ディジタル回路
発明の一実施例を示す構成ブロック図、第３図は動作の
一例を示すタイミングチャート、第４図は本発明の他の
実施例を示す構成ブロック図、第５図はその動作を示す
タイミングチャート、第６１２１は従来装置の構成ブロ
ック図、第７図はその動作のタイミングチャートである
。 １・・・積分器 ２・・・基準電圧源 ４・・・第１の比較器 ５・・・第２の比較器 ６・・・ディジタル回路
Claims (1)
- 【特許請求の範囲】 積分手段と、 この積分手段に変換すべき入力アナログ信号を一定時間
与えるための第１のスイッチ手段と、基準電圧源と、 第１の抵抗を介して前記基準電圧源からの基準電圧を前
記積分手段に与えるための第２のスイッチと、 前記前記基準電圧源と前記積分手段の入力端との間に接
続した第２の抵抗と、 前記積分手段を構成するコンデンサと並列に接続された
第３のスイッチと、 前記積分手段からの出力を所定の電圧と比較する第１の
比較手段と、 前記積分手段からの出力をコモン電圧と比較する第２の
比較手段と、 これらの比較手段からの信号を入力し、前記第１ないし
第３のスイッチのオン、オフを制御すると共に、前記第
２のスイッチをオンとしてから前記第１の比較器の出力
が反転するまでの時間と、第１の比較器の出力が反転し
てから第２の比較器の出力が反転するまでの時間を計数
すると共に、これらの計数値を用いて所定の演算を行つ
てディジタル信号を得るディジタル回路 とを備えたＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127920A JPH0795690B2 (ja) | 1988-05-25 | 1988-05-25 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127920A JPH0795690B2 (ja) | 1988-05-25 | 1988-05-25 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01296824A true JPH01296824A (ja) | 1989-11-30 |
| JPH0795690B2 JPH0795690B2 (ja) | 1995-10-11 |
Family
ID=14971908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63127920A Expired - Fee Related JPH0795690B2 (ja) | 1988-05-25 | 1988-05-25 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795690B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0284819A (ja) * | 1988-09-20 | 1990-03-26 | Sharp Corp | 二重積分型ａ／ｄ変換器 |
| JP2010519825A (ja) * | 2007-02-24 | 2010-06-03 | フラウンホーファーゲゼルシャフト ツール フォルデルング デル アンゲヴァンテン フォルシユング エー．フアー． | ピクセルセル、ピクセルセルを駆動する方法、アナログ振幅変調信号の包絡線の最大の位置を決定する方法、電荷量を決定する装置、容量性要素の電荷量を決定する装置及び方法、回路ノードを所定の電圧に設定する装置及び方法、電荷ベースでアナログ／デジタル変換する装置及び方法、並びに電荷ベースで信号を処理する装置及び方法 |
| CN120729314A (zh) * | 2025-05-28 | 2025-09-30 | 云南光艺红芯科技有限责任公司 | 一种双斜率模拟-数字转换器及方法 |
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| JPS5382251A (en) * | 1976-12-28 | 1978-07-20 | Takeda Riken Ind Co Ltd | Ad converter |
| JPS57171832A (en) * | 1981-04-15 | 1982-10-22 | Advantest Corp | Double integration analog-to-digital converter |
-
1988
- 1988-05-25 JP JP63127920A patent/JPH0795690B2/ja not_active Expired - Fee Related
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