JPH0296264A - マルチ・プロセッサ・システム - Google Patents
マルチ・プロセッサ・システムInfo
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- JPH0296264A JPH0296264A JP63248101A JP24810188A JPH0296264A JP H0296264 A JPH0296264 A JP H0296264A JP 63248101 A JP63248101 A JP 63248101A JP 24810188 A JP24810188 A JP 24810188A JP H0296264 A JPH0296264 A JP H0296264A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ホスト・プロセッサと複数のスレーブ・プロ
セッサを有するマルチ会プロセッサ・システムのスレー
ブ・プロセッサ間及びホスト番プロセッサとスレーブ・
プロセッサ間における同期制御に関するものである。
セッサを有するマルチ会プロセッサ・システムのスレー
ブ・プロセッサ間及びホスト番プロセッサとスレーブ・
プロセッサ間における同期制御に関するものである。
従来の技術
従来の技術によるマルチ・プロセッサ・システムにおけ
る同期制御の構成（例えば、オーム社「ＰＡＸコンピュ
ータ」）を第６図に、第６図における演算エレメントの
構成を第７図に示す。
る同期制御の構成（例えば、オーム社「ＰＡＸコンピュ
ータ」）を第６図に、第６図における演算エレメントの
構成を第７図に示す。
第６図および第７図において、１０はホスト・プロセッ
サ、１１〜１３は演算エレメント、１１０はスレーブ会
プロセッサ、１１１はローカル・メモリ、１１２は状態
レジスタ、１１３はホールド制御回路、１１４は転送制
御回路、２１〜２３は演算エレメント１１〜１３の状態
レジスタ１１２の各ビットの論理積を取るＡＮＤゲート
、５１．５２は演算エレメント１１〜１３の状態レジス
タ１１２の各ビットの論理和を取るＯＲゲート、１３２
はＡＮＤゲート２１〜２３とＯＲゲート５１．５２の状
態を示すスレーブ状態レジスタ、１４はホスト・プロセ
ッサ１０と演算エレメント１１〜１３でデータ転送を行
うデータ・バスである。
サ、１１〜１３は演算エレメント、１１０はスレーブ会
プロセッサ、１１１はローカル・メモリ、１１２は状態
レジスタ、１１３はホールド制御回路、１１４は転送制
御回路、２１〜２３は演算エレメント１１〜１３の状態
レジスタ１１２の各ビットの論理積を取るＡＮＤゲート
、５１．５２は演算エレメント１１〜１３の状態レジス
タ１１２の各ビットの論理和を取るＯＲゲート、１３２
はＡＮＤゲート２１〜２３とＯＲゲート５１．５２の状
態を示すスレーブ状態レジスタ、１４はホスト・プロセ
ッサ１０と演算エレメント１１〜１３でデータ転送を行
うデータ・バスである。
次に従来の技術によるマルチ・プロセッサ・システムに
おける同期制御について説明する。
おける同期制御について説明する。
演算エレメント１１〜１３の同期制御は、各演算エレメ
ント内のスレーブ・プロセッサ１１０が予め決められた
同期コードを状態レジスタ１１２に書き込み、ホールド
制御回路１１４をセットして、実行を一時停止する。全
ての演算エレメント１１〜１３が同一の同期コードを状
態レジスタ１１２に書き込むと、状態レジスタ１１２の
各ビットの論理積を取るＡＮＤゲート２１〜２３の出力
と各ビットの論理和を取るＯＲアゲ−５Ｌ５２の出力の
否定とが等しくなる。ホスト・プロセッサ１０は、全て
のＡＮＤゲート２１〜２３とＯＲゲート５１．５２が等
しくなるのを検出し、データ・バス１４を介してホール
ド回路１１３をリセットする。全ての演算エレメント内
のスレーブ拳プロセッサ１１０の一時停止が解除され、
実行を再開する。
ント内のスレーブ・プロセッサ１１０が予め決められた
同期コードを状態レジスタ１１２に書き込み、ホールド
制御回路１１４をセットして、実行を一時停止する。全
ての演算エレメント１１〜１３が同一の同期コードを状
態レジスタ１１２に書き込むと、状態レジスタ１１２の
各ビットの論理積を取るＡＮＤゲート２１〜２３の出力
と各ビットの論理和を取るＯＲアゲ−５Ｌ５２の出力の
否定とが等しくなる。ホスト・プロセッサ１０は、全て
のＡＮＤゲート２１〜２３とＯＲゲート５１．５２が等
しくなるのを検出し、データ・バス１４を介してホール
ド回路１１３をリセットする。全ての演算エレメント内
のスレーブ拳プロセッサ１１０の一時停止が解除され、
実行を再開する。
発明が解決しようとする課題
従来の技術によるマルチ・プロセッサ・システムにおい
ては、スレーブ会プロセッサの同期制御に対してホスト
・プロセッサが全てのスレーブ・プロセッサの一時停止
を確認し、再実行の処理を行なう必要がある。
ては、スレーブ会プロセッサの同期制御に対してホスト
・プロセッサが全てのスレーブ・プロセッサの一時停止
を確認し、再実行の処理を行なう必要がある。
本発明は、前記従来の問題点に鑑み、全演算エレメント
の状態レジスタの複数の出力端子の各出力の論理積を取
り、ホスト・プロセッサおよび状態レジスタの入力端子
に返すことにより、スレーブ・プロセッサ間およびホス
ト・プロセッサとスレーブ・プロセッサ間の同期制御と
、各演算エレメントの処理結果の条件判定に使用できる
マルチ働プロセッサーシステムを提供することを目的と
する。
の状態レジスタの複数の出力端子の各出力の論理積を取
り、ホスト・プロセッサおよび状態レジスタの入力端子
に返すことにより、スレーブ・プロセッサ間およびホス
ト・プロセッサとスレーブ・プロセッサ間の同期制御と
、各演算エレメントの処理結果の条件判定に使用できる
マルチ働プロセッサーシステムを提供することを目的と
する。
課題を解決するための手段
本発明の第１のマルチ会プロセッサ・システムは、ホス
ト・プロセッサと、スレーブ・プロセッサ、ローカル・
メモ１ハ 複数の出力端子と複数の入力端子を持つ状態
レジスタ、前記スレーブ−プロセッサを一時停止させる
ホールド制御回路、ホスト番プロセッサとデータ転送を
行う転送制御回路とより構成される複数の演算エレメン
トと、前記演算エレメントのホールド回路の出力を論理
積するゲートと、前記演算エレメントの状態レジスタの
１つの出力端子の信号を論理積して全ての演算エレメン
トの状態レジスタの１つの入力端子に出力するゲートと
、前記ゲートの出力を前記ホスト畳プロセッサが読み出
しスレーブ状態レジスタと、前記ホスト・プロセッサと
演算エレメント間でデータの転送を行うデータ・バスと
を備え、論理積ゲートの出力を各演算エレメントに返し
てスレーブ・プロセッサによりフラグの条件判定を行な
う。
ト・プロセッサと、スレーブ・プロセッサ、ローカル・
メモ１ハ 複数の出力端子と複数の入力端子を持つ状態
レジスタ、前記スレーブ−プロセッサを一時停止させる
ホールド制御回路、ホスト番プロセッサとデータ転送を
行う転送制御回路とより構成される複数の演算エレメン
トと、前記演算エレメントのホールド回路の出力を論理
積するゲートと、前記演算エレメントの状態レジスタの
１つの出力端子の信号を論理積して全ての演算エレメン
トの状態レジスタの１つの入力端子に出力するゲートと
、前記ゲートの出力を前記ホスト畳プロセッサが読み出
しスレーブ状態レジスタと、前記ホスト・プロセッサと
演算エレメント間でデータの転送を行うデータ・バスと
を備え、論理積ゲートの出力を各演算エレメントに返し
てスレーブ・プロセッサによりフラグの条件判定を行な
う。
また、本発明の第２のマルチ・プロセッサ・システムは
、ホスト・プロセッサと、スレーブ・プロセッサ、ロー
カル・メモリ、複数の出力端子と複数の入力端子を持つ
状態レジスタ、前記スレーブ拳プロセッサを一時停止さ
せるホールド制御回路、ホスト・プロセッサとデータ転
送を行う転送制御回路とより構成される複数の演算エレ
メントと、前記演算エレメントのホールド回路の出力を
論理積するゲートと、前記演算エレメントの状態レジス
タの１つの出力端子の信号を論理積するゲートと、前記
ホスト・プロセッサからの制御により前記ゲートの出力
を制御するフラグ制御回路と、前記フラグ制御回路によ
り前記ゲートの出力を保持するラッチと、前記フラグ制
御回路により前記ゲートの出力か前記ラッチの出力かを
選択して全ての演算エレメントの状態レジスタの１つの
入力端子に出力するフラグ選択回路と、前記ゲートの出
力を前記ホスト・プロセッサが読み出しスレーブ状態制
御レジスタと、前記ホスト・プロセッサと各演算エレメ
ント間でデータの転送を行うデータ・バスとを備え、ホ
スト・プロセッサのフラグの選択制御により論理積ゲー
トの出力を各演算エレメントに返してスレーブ・プロセ
ッサによりフラグの条件判定を行なう。
、ホスト・プロセッサと、スレーブ・プロセッサ、ロー
カル・メモリ、複数の出力端子と複数の入力端子を持つ
状態レジスタ、前記スレーブ拳プロセッサを一時停止さ
せるホールド制御回路、ホスト・プロセッサとデータ転
送を行う転送制御回路とより構成される複数の演算エレ
メントと、前記演算エレメントのホールド回路の出力を
論理積するゲートと、前記演算エレメントの状態レジス
タの１つの出力端子の信号を論理積するゲートと、前記
ホスト・プロセッサからの制御により前記ゲートの出力
を制御するフラグ制御回路と、前記フラグ制御回路によ
り前記ゲートの出力を保持するラッチと、前記フラグ制
御回路により前記ゲートの出力か前記ラッチの出力かを
選択して全ての演算エレメントの状態レジスタの１つの
入力端子に出力するフラグ選択回路と、前記ゲートの出
力を前記ホスト・プロセッサが読み出しスレーブ状態制
御レジスタと、前記ホスト・プロセッサと各演算エレメ
ント間でデータの転送を行うデータ・バスとを備え、ホ
スト・プロセッサのフラグの選択制御により論理積ゲー
トの出力を各演算エレメントに返してスレーブ・プロセ
ッサによりフラグの条件判定を行なう。
作 用
本発明は、前記のような構成で、スレーブ・プロセッサ
間およびホスト・プロセッサとスレーブ拳プロセッサ間
の同期制御と、各演算エレメントの処理結果の条件判定
に使用することが出来る。
間およびホスト・プロセッサとスレーブ拳プロセッサ間
の同期制御と、各演算エレメントの処理結果の条件判定
に使用することが出来る。
実施例
第１図は本発明の第１の実施例の構成を示す。
第１図において、１０はホスト・プロセッサ、１１〜１
３は演算エレメント、２１〜２３は演算エレメントの出
力をそれぞれ論理積を行なうＡＮＤゲート、１３１はＡ
ＮＤゲート２１〜２３の出力をホスト・プロセッサ１０
に転送するスレーブ状態レジスタ、１４はホスト・プロ
セッサ１０と演算エレメント１１〜１３の間でデータの
転送を行なうデータ・バスである。
３は演算エレメント、２１〜２３は演算エレメントの出
力をそれぞれ論理積を行なうＡＮＤゲート、１３１はＡ
ＮＤゲート２１〜２３の出力をホスト・プロセッサ１０
に転送するスレーブ状態レジスタ、１４はホスト・プロ
セッサ１０と演算エレメント１１〜１３の間でデータの
転送を行なうデータ・バスである。
第２図は第１図における演算エレメント１１〜１３の構
成を示す。
成を示す。
第２図において、１１０はスレーブ・プロセッサ、１１
１はローカル・メモリ、１１２は状態レジスタ、１１３
はホールド制御回路、１１４はデータ・バス１４との入
出力制御を行なう転送制御回路である。
１はローカル・メモリ、１１２は状態レジスタ、１１３
はホールド制御回路、１１４はデータ・バス１４との入
出力制御を行なう転送制御回路である。
以上の構成で、スレーブ−プロセッサ間の同期制御およ
び処理結果の条件判定について、第３図および第４図を
用いて動作説明を行なう。
び処理結果の条件判定について、第３図および第４図を
用いて動作説明を行なう。
第３図を用いて、スレーブ・プロセッサ間での同期のみ
を行なう場合を説明する。（ａ）スレーブ−プロセッサ
１１０は、処理プログラムの始めに、状態レジスタ１１
２の出力端子ｏｕｔ１をｒＯＪにセットし、（ｂ）処理
プログラムを実行する。次に、（Ｃ）スレーブやプロセ
ッサ１１０は、同期処理プログラムで、状態レジスタ１
１２の出力端子ｏｕｔ １を「１」にセットする。（ｄ
）全てのスレーブ会プロセッサ１１０が状態レジスタ１
１２の出力端子ｏｕｔｌを「１」にセットするとＡＮＤ
ゲート２２の出力が「１」になる。ＡＮＤゲート２２の
出力は、全演算エレメント１１〜１３の状態レジスタ１
１２の入力端子ｉｎｌに返される。
を行なう場合を説明する。（ａ）スレーブ−プロセッサ
１１０は、処理プログラムの始めに、状態レジスタ１１
２の出力端子ｏｕｔ１をｒＯＪにセットし、（ｂ）処理
プログラムを実行する。次に、（Ｃ）スレーブやプロセ
ッサ１１０は、同期処理プログラムで、状態レジスタ１
１２の出力端子ｏｕｔ １を「１」にセットする。（ｄ
）全てのスレーブ会プロセッサ１１０が状態レジスタ１
１２の出力端子ｏｕｔｌを「１」にセットするとＡＮＤ
ゲート２２の出力が「１」になる。ＡＮＤゲート２２の
出力は、全演算エレメント１１〜１３の状態レジスタ１
１２の入力端子ｉｎｌに返される。
スレーブ・プロセッサ１１０は、状態レジスタ１１２の
入力端子ｉｎｌが「１」にセットされる。
入力端子ｉｎｌが「１」にセットされる。
（ｅ）全処理プログラムが終了していなければ次の処理
プログラムを実行する。（ｆ）ホールド制御回路１１３
をセットし、スレーブ会プロセッサ１１０は停止状態と
なる。全ての演算エレメント１１〜１３のホールド回路
１１３の出力端子ｈａｌｔが「１」になると、ホスト・
プロセッサは演算エレメントの処理プログラムの終了を
確認する。
プログラムを実行する。（ｆ）ホールド制御回路１１３
をセットし、スレーブ会プロセッサ１１０は停止状態と
なる。全ての演算エレメント１１〜１３のホールド回路
１１３の出力端子ｈａｌｔが「１」になると、ホスト・
プロセッサは演算エレメントの処理プログラムの終了を
確認する。
次に、第４図を用いて、スレーブ・プロセッサ間で同期
と処理結果が全て清たされた時の条件判定を行なう場合
を説明する。（ａ）スレーブ会プロセッサ１１０は、処
理プログラムの始めに、状態レジスタ１１２の出力端子
ｏｕｔｌとｏｕｔ２を「０」にセットする。（ｂ）処理
プログラムを実行する。次に、（Ｃ）スレーブ・プロセ
ッサ１１０は、同期処理プログラムで、状態レジスタ１
１２の出力端子ｏｕｔｌを「１」にセットすると同時に
、処理結果が条件を満たした場合は出力端子ｏｕｔ２を
「１」にセットする。（ｄ）全ての演算エレメント１１
〜１３が処理プログラムを終了すると状態レジスタ１１
２の出力端子ｏｕｔｌを「１」にセットするとＡＮＤゲ
ート２２の出力が「１」になる。ＡＮＤゲート２２の出
力は、全演算エレメント１１〜１３の状態レジスタ１１
２の入力端子ｉｎ１に返される。スレーブ−プロセッサ
１１０は、状態レジスタ１１２の入力端子ｉｎ１が「１
」にセットされる。（ｅ）入力端子ｉｎ２がｒＯＪにセ
ットされている場合は、プログラムに従って処理プログ
ラムを再度実行する。（ｆ）入力端子ｉｎ２がｒＩＪに
セットされると全処理プログラムが終了していなければ
次の処理プログラムを実行しる。（ｇ）ホールド制御回
路１１３をセットし、スレーブ争プロセッサ１１０は停
止状態となる。全ての演算エレメント１１〜１３のホー
ルド回路１１３の出力端子ｈａｌｔが「１」になると、
ホスト・プロセッサは演算エレメントの処理プログラム
の終了を確認する。
と処理結果が全て清たされた時の条件判定を行なう場合
を説明する。（ａ）スレーブ会プロセッサ１１０は、処
理プログラムの始めに、状態レジスタ１１２の出力端子
ｏｕｔｌとｏｕｔ２を「０」にセットする。（ｂ）処理
プログラムを実行する。次に、（Ｃ）スレーブ・プロセ
ッサ１１０は、同期処理プログラムで、状態レジスタ１
１２の出力端子ｏｕｔｌを「１」にセットすると同時に
、処理結果が条件を満たした場合は出力端子ｏｕｔ２を
「１」にセットする。（ｄ）全ての演算エレメント１１
〜１３が処理プログラムを終了すると状態レジスタ１１
２の出力端子ｏｕｔｌを「１」にセットするとＡＮＤゲ
ート２２の出力が「１」になる。ＡＮＤゲート２２の出
力は、全演算エレメント１１〜１３の状態レジスタ１１
２の入力端子ｉｎ１に返される。スレーブ−プロセッサ
１１０は、状態レジスタ１１２の入力端子ｉｎ１が「１
」にセットされる。（ｅ）入力端子ｉｎ２がｒＯＪにセ
ットされている場合は、プログラムに従って処理プログ
ラムを再度実行する。（ｆ）入力端子ｉｎ２がｒＩＪに
セットされると全処理プログラムが終了していなければ
次の処理プログラムを実行しる。（ｇ）ホールド制御回
路１１３をセットし、スレーブ争プロセッサ１１０は停
止状態となる。全ての演算エレメント１１〜１３のホー
ルド回路１１３の出力端子ｈａｌｔが「１」になると、
ホスト・プロセッサは演算エレメントの処理プログラム
の終了を確認する。
同様に、第４図を用いて、スレーブ・プロセッサ間で同
期と処理結果が一部で満たされた時の条件判定を行なう
場合を説明する。（ａ）スレーブ・プロセッサ１１０は
、処理プログラムの始めに、状態レジスタ１１２の出力
端子ｏｕｔ １をｒＯＪに、出力端子ｏｕ ｔ２を「１
」セットする。（ｂ）処理プログラムを実行する。次に
、（Ｃ）スレーブ争プロセッサ１１０は、同期処理プロ
グラムで、状態とジスタ１１２の出力端子ｏｕｔｌを「
１」にセットすると同時に、処理結果が条件を溝たした
場合は出力端子ｏｕ ｔ２をｒＯＪにセットする。
期と処理結果が一部で満たされた時の条件判定を行なう
場合を説明する。（ａ）スレーブ・プロセッサ１１０は
、処理プログラムの始めに、状態レジスタ１１２の出力
端子ｏｕｔ １をｒＯＪに、出力端子ｏｕ ｔ２を「１
」セットする。（ｂ）処理プログラムを実行する。次に
、（Ｃ）スレーブ争プロセッサ１１０は、同期処理プロ
グラムで、状態とジスタ１１２の出力端子ｏｕｔｌを「
１」にセットすると同時に、処理結果が条件を溝たした
場合は出力端子ｏｕ ｔ２をｒＯＪにセットする。
（ｄ）全ての演算エレメント１１〜１３が処理プログラ
ムを終了すると状態レジスタ１１２の出力端子ｏｕｔｌ
を「１」にセットするとＡＮＤゲート２２の出力が「１
」になる。ＡＮＤゲート２２の出力は、全演算エレメン
ト１１〜１３の状態レジスタ１１２の入力端子Ｉｎ１に
返される。スレーブ・プロセッサ１１０は、状態レジス
タ１１２の入力端子ｉｎｌが「１」にセットされる。（
ｅ）入力端子ｉｎ２が「１」にセットされている場合は
、プログラムに従って処理プログラムを再度実行する。
ムを終了すると状態レジスタ１１２の出力端子ｏｕｔｌ
を「１」にセットするとＡＮＤゲート２２の出力が「１
」になる。ＡＮＤゲート２２の出力は、全演算エレメン
ト１１〜１３の状態レジスタ１１２の入力端子Ｉｎ１に
返される。スレーブ・プロセッサ１１０は、状態レジス
タ１１２の入力端子ｉｎｌが「１」にセットされる。（
ｅ）入力端子ｉｎ２が「１」にセットされている場合は
、プログラムに従って処理プログラムを再度実行する。
（ｆ）入力端子ｉｎ２が「０」にセットされると全処理
プログラムが終了していなければ次の処理プログラムを
実行しる。（ｇ）ホールド制御回路１１３をセットし、
スレーブ・プロセッサ１１０は停止状態となる。全ての
演算エレメント１１〜１３のホールド回路１１３の出力
端子ｈａｌｔが「１」になると、ホスト・プロセッサは
演算エレメントの処理プログラムの終了を確認する。
プログラムが終了していなければ次の処理プログラムを
実行しる。（ｇ）ホールド制御回路１１３をセットし、
スレーブ・プロセッサ１１０は停止状態となる。全ての
演算エレメント１１〜１３のホールド回路１１３の出力
端子ｈａｌｔが「１」になると、ホスト・プロセッサは
演算エレメントの処理プログラムの終了を確認する。
ホスト争プロセッサ１０と全てのスレーブ・プロセッサ
１１０で同期を行なう場合、スレーブ・プロセッサ１１
０は、処理プログラムの終了後、ホールド制御回路１１
３をセットすることによりホールド状態に設定される。
１１０で同期を行なう場合、スレーブ・プロセッサ１１
０は、処理プログラムの終了後、ホールド制御回路１１
３をセットすることによりホールド状態に設定される。
ホールド制御回路１１３の出力端子ｈａｌｔは「１」に
セットされる。
セットされる。
ホスト・プロセッサ１０は、スレーブ状態レジスタのＡ
ＮＤゲート２１の出力が「１」になることにより、全ス
レーブ・プロセッサの実行終了を認識することができる
。
ＮＤゲート２１の出力が「１」になることにより、全ス
レーブ・プロセッサの実行終了を認識することができる
。
第５図は本発明の第２の実施例の構成を示す。
第５図において、１０はホスト・プロセッサ、１１〜１
３は演算エレメント、２１〜２３は演算エレメントの出
力をそれぞれ論理積を行なうＡＮＤゲート、１３０はＡ
ＮＤゲート２１〜２３の出力をホスト争プロセッサ１０
に転送するスレーブ状態制御レジスタ、１３１はスレー
ブ状態制御レジスタ１３０の制御コマンドに従ってＡＮ
Ｄゲート２１〜２３の出力を演算エレメント１１〜１３
に返すフラグ制御回路、３３．３４はＡＮＤゲート２２
〜３の出力を一時的に保持するデータ拳ラッチ、３１，
３２は１３１はスレーブ状態制御レジスタ１３０の制御
コマンドに従ってＡＮＤゲート２１〜２３の出力とデー
ターラッチ３３．３４の出力を選択するセレクタ、１４
はホスト・プロセッサ１０と演算エレメント１１〜１３
の間でデータの転送を行なうデータ働バスである。
３は演算エレメント、２１〜２３は演算エレメントの出
力をそれぞれ論理積を行なうＡＮＤゲート、１３０はＡ
ＮＤゲート２１〜２３の出力をホスト争プロセッサ１０
に転送するスレーブ状態制御レジスタ、１３１はスレー
ブ状態制御レジスタ１３０の制御コマンドに従ってＡＮ
Ｄゲート２１〜２３の出力を演算エレメント１１〜１３
に返すフラグ制御回路、３３．３４はＡＮＤゲート２２
〜３の出力を一時的に保持するデータ拳ラッチ、３１，
３２は１３１はスレーブ状態制御レジスタ１３０の制御
コマンドに従ってＡＮＤゲート２１〜２３の出力とデー
ターラッチ３３．３４の出力を選択するセレクタ、１４
はホスト・プロセッサ１０と演算エレメント１１〜１３
の間でデータの転送を行なうデータ働バスである。
データ争ラッチ３３．３４は、データ入力が「０」にな
るとリセットされて出力は「０」となる。
るとリセットされて出力は「０」となる。
データ入力が「１」になってもクロック入力がイネーブ
ルにならない限り、出力に「１」が伝搬しない。
ルにならない限り、出力に「１」が伝搬しない。
セレクタ３３．３４の選択をＡＮＤゲート２２〜２３に
すると、第１図の第１の実施例と同一の動作を行なう。
すると、第１図の第１の実施例と同一の動作を行なう。
セレクタ３３．３４の選択をデータ・ラッチ３３．３４
にすると、ＡＮＤゲート２２〜２３が「０」から「１」
に変化しても、各演算エレメント１１〜１３に対しては
「１」が返されないので、スレーブ・プロセッサ１１０
は同期処理プログラムで停止していることになる。ホス
ト・プロセッサ１０がスレーブ状態制御レジスタ１３０
の状態を確認後に、制御コマンドによりスレーブ状態制
御レジスタ１３０にデータ・ラッチのクロック入力をイ
ネーブルすることにより、各演算エレメント１１〜１３
に対しては「１」が返され、スレーブ−プロセッサ１１
０は同期処理プログラムで終了して次の処理プログラム
を実行することによりホスト・プロセッサとスレーブ会
プロセッサ間の同期処理を行なう。
にすると、ＡＮＤゲート２２〜２３が「０」から「１」
に変化しても、各演算エレメント１１〜１３に対しては
「１」が返されないので、スレーブ・プロセッサ１１０
は同期処理プログラムで停止していることになる。ホス
ト・プロセッサ１０がスレーブ状態制御レジスタ１３０
の状態を確認後に、制御コマンドによりスレーブ状態制
御レジスタ１３０にデータ・ラッチのクロック入力をイ
ネーブルすることにより、各演算エレメント１１〜１３
に対しては「１」が返され、スレーブ−プロセッサ１１
０は同期処理プログラムで終了して次の処理プログラム
を実行することによりホスト・プロセッサとスレーブ会
プロセッサ間の同期処理を行なう。
発明の効果
以上、詳細に説明したように、本発明のマルチ・プロセ
ッサ拳システムは、全演算エレメントの出力を論理積し
て再び各演算エレメントに返すことにより、スレーブ・
プロセッサ間の同期制御および処理結果の条件判定をス
レーブ・プロセッサの処理プログラムで制御することが
でき、ホスト・プロセッサの処理操作を少なくする効果
がある。
ッサ拳システムは、全演算エレメントの出力を論理積し
て再び各演算エレメントに返すことにより、スレーブ・
プロセッサ間の同期制御および処理結果の条件判定をス
レーブ・プロセッサの処理プログラムで制御することが
でき、ホスト・プロセッサの処理操作を少なくする効果
がある。
サラに、請求項２のマルチ・プロセッサ・システムにお
いては、論理積ゲートの出力を制御することによりホス
ト・プロセッサとスレーブ・プロセッサとの同期制御と
容易に実現でき、ホスト・プロセッサの処理操作を少な
くする効果がある。
いては、論理積ゲートの出力を制御することによりホス
ト・プロセッサとスレーブ・プロセッサとの同期制御と
容易に実現でき、ホスト・プロセッサの処理操作を少な
くする効果がある。
第１図は本発明の第１の実施例におけるマルチ・プロセ
ッサ・システムの構成図、第２図は同実施例における演
算エレメントの構成図、第３図、第４図は同実施例の動
作を示すフロー図、第５図は本発明の第２の実施例にお
けるマルチ・プロセッサ・システムの構成図、第６図は
従来のマルチ・プロセッサ・システムの構成図、第７図
は第６図における演算エレメントの構成図である。 １０・・・ホスト・プロセッサ、 １１〜１３・・・演算エレメント、 ２１〜２３・・・論理積ゲート、 １３Ｌ １３２・・・スレーブ状態レジスタ、１４・
・・データ・バス、 １１０・・・スレーブ・プロセッサ、 １１１・・・ローカル・メモＩハ １１２・・・状態レジスタ、 １１３・・・ホールド制御回路、 １１４・・・転送制御回路、 １３０・・・スレーブ状態制御レジスタ、１３１・・・
フラグ制御回路、 ３３．３４・・・データ・ラッチ、 ３１．２・・・セレクタ。 代理人の氏名 弁理士 栗野重孝 はか１名第１図 第 図 第 ワ 第 図 第 図 第 図 第 図
ッサ・システムの構成図、第２図は同実施例における演
算エレメントの構成図、第３図、第４図は同実施例の動
作を示すフロー図、第５図は本発明の第２の実施例にお
けるマルチ・プロセッサ・システムの構成図、第６図は
従来のマルチ・プロセッサ・システムの構成図、第７図
は第６図における演算エレメントの構成図である。 １０・・・ホスト・プロセッサ、 １１〜１３・・・演算エレメント、 ２１〜２３・・・論理積ゲート、 １３Ｌ １３２・・・スレーブ状態レジスタ、１４・
・・データ・バス、 １１０・・・スレーブ・プロセッサ、 １１１・・・ローカル・メモＩハ １１２・・・状態レジスタ、 １１３・・・ホールド制御回路、 １１４・・・転送制御回路、 １３０・・・スレーブ状態制御レジスタ、１３１・・・
フラグ制御回路、 ３３．３４・・・データ・ラッチ、 ３１．２・・・セレクタ。 代理人の氏名 弁理士 栗野重孝 はか１名第１図 第 図 第 ワ 第 図 第 図 第 図 第 図
Claims (2)
- （１）ホスト・プロセッサと、スレーブ・プロセッサ、
ローカル・メモリ、複数の出力端子と複数の入力端子を
持つ状態レジスタ、前記スレーブ・プロセッサを一時停
止させるホールド制御回路、ホスト・プロセッサとデー
タ転送を行う転送制御回路とより構成される複数の演算
エレメントと、前記演算エレメントのホールド回路の出
力を論理積するゲートと、前記演算エレメントの状態レ
ジスタの１つの出力端子の信号を論理積して全ての演算
エレメントの状態レジスタの１つの入力端子に出力する
ゲートと、前記ゲートの出力を前記ホスト・プロセッサ
が読み出すスレーブ状態レジスタと、前記ホスト・プロ
セッサと各演算エレメント間でデータの転送を行うデー
タ・バスとを備えたマルチ・プロセッサ・システム。 - （２）ホスト・プロセッサと、スレーブ・プロセッサ、
ローカル・メモリ、複数の出力端子と複数の入力端子を
持つ状態レジスタ、前記スレーブ・プロセッサを一時停
止させるホールド制御回路、ホスト・プロセッサとデー
タ転送を行う転送制御回路とより構成される複数の演算
エレメントと、前記演算エレメントのホールド回路の出
力を論理積するゲートと、前記演算エレメントの状態レ
ジスタの１つの出力端子の信号を論理積するゲートと、
前記ホスト・プロセッサからの制御により前記ゲートの
出力を制御するフラグ制御回路と、前記フラグ制御回路
により前記ゲートの出力を保持するラッチと、前記フラ
グ制御回路により前記ゲートの出力か前記ラッチの出力
かを選択して全ての演算エレメントの状態レジスタの１
つの入力端子に出力するスラグ選択回路と、前記ゲート
の出力を前記ホスト・プロセッサが読み出しスレーブ状
態制御レジスタと、前記ホスト・プロセッサと各演算エ
レメント間でデータの転送を行うデータ・バスとを備え
たマルチ・プロセッサ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248101A JPH0642235B2 (ja) | 1988-09-30 | 1988-09-30 | マルチ・プロセッサ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248101A JPH0642235B2 (ja) | 1988-09-30 | 1988-09-30 | マルチ・プロセッサ・システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0296264A true JPH0296264A (ja) | 1990-04-09 |
| JPH0642235B2 JPH0642235B2 (ja) | 1994-06-01 |
Family
ID=17173235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63248101A Expired - Lifetime JPH0642235B2 (ja) | 1988-09-30 | 1988-09-30 | マルチ・プロセッサ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642235B2 (ja) |
-
1988
- 1988-09-30 JP JP63248101A patent/JPH0642235B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0642235B2 (ja) | 1994-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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