JPH029738B2 - - Google Patents
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- JPH029738B2 JPH029738B2 JP56196461A JP19646181A JPH029738B2 JP H029738 B2 JPH029738 B2 JP H029738B2 JP 56196461 A JP56196461 A JP 56196461A JP 19646181 A JP19646181 A JP 19646181A JP H029738 B2 JPH029738 B2 JP H029738B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Safety Devices In Control Systems (AREA)
- Power Conversion In General (AREA)
- Inverter Devices (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
この発明は双方向性バス伝達の発振装置の並列
冗長方式に係り、特に双方向性のコモンバスのじ
よう乱を最小限に抑えると共に、発振装置のライ
ンドライバの焼損防止を行い得る発振装置に関す
る。
冗長方式に係り、特に双方向性のコモンバスのじ
よう乱を最小限に抑えると共に、発振装置のライ
ンドライバの焼損防止を行い得る発振装置に関す
る。
(2) 従来技術
無停電電源として使用されるインバータ装置等
においては、システムとしての信頼性を向上させ
る目的から、複数のインバータ装置を並列接続し
て或るインバータ装置が故障した時に、この故障
したインバータ装置を並列母線から切離し、他の
健全なインバータ装置により負荷に安定な電力を
供給する方式が一般的となつている。このインバ
ータ装置の並列運転制御のためには、各インバー
タ装置に共通な基準パルスが必要である。
においては、システムとしての信頼性を向上させ
る目的から、複数のインバータ装置を並列接続し
て或るインバータ装置が故障した時に、この故障
したインバータ装置を並列母線から切離し、他の
健全なインバータ装置により負荷に安定な電力を
供給する方式が一般的となつている。このインバ
ータ装置の並列運転制御のためには、各インバー
タ装置に共通な基準パルスが必要である。
この基準パルスは並列接続される全てのインバ
ータ装置に対して複数の発振器を共通、或いは各
インバータ装置に個別に設けられた発振器から得
られるもので、この発振器の基準パルスの送受が
並列運転システムの信頼性を決定する要因の１つ
となつている。
ータ装置に対して複数の発振器を共通、或いは各
インバータ装置に個別に設けられた発振器から得
られるもので、この発振器の基準パルスの送受が
並列運転システムの信頼性を決定する要因の１つ
となつている。
このような並列運転システムにおける発振器方
式の一例を第１図に基づいて説明する。第１図に
おいて、１１，２１はインバータ装置、１２，２
２はその出力、１３，２３は並列運転時の投入、
解列を行なうための高速しや断器、３０は並列母
線、３１は負荷、４１は基準パルス信号、５１は
冗長発振器である。冗長発振器５１の出力はイン
バータ装置１１，２１に各各基準パルス信号４１
として与えられ、インバータ装置１１，２１の出
力１２，２２の電圧位相を決定する。冗長発振器
５１は周知のものであるがその一例を第２図に示
す。第２図中、第１図と同一機能のものには同一
の番号を付してある。第２図中４２は双方向性の
コモンバス、６１は基準発振器、６２は被同期発
振器、６３はラインドライバ、６５はラインレシ
ーバ、６５１は被同期発振器６２の同期信号であ
る。被同期発振器６２は、その発振周波数が周波
数精度の高い基準発振器６１の発振周波数よりも
低く設定され、基準発振器６１が万一故障して
も、自身の周波数で動作する発振器である。ま
た、その回路は、ユニジヤンクシヨントランジス
タの弛張発振等を利用した簡単で信頼性の高い回
路で構成される。
式の一例を第１図に基づいて説明する。第１図に
おいて、１１，２１はインバータ装置、１２，２
２はその出力、１３，２３は並列運転時の投入、
解列を行なうための高速しや断器、３０は並列母
線、３１は負荷、４１は基準パルス信号、５１は
冗長発振器である。冗長発振器５１の出力はイン
バータ装置１１，２１に各各基準パルス信号４１
として与えられ、インバータ装置１１，２１の出
力１２，２２の電圧位相を決定する。冗長発振器
５１は周知のものであるがその一例を第２図に示
す。第２図中、第１図と同一機能のものには同一
の番号を付してある。第２図中４２は双方向性の
コモンバス、６１は基準発振器、６２は被同期発
振器、６３はラインドライバ、６５はラインレシ
ーバ、６５１は被同期発振器６２の同期信号であ
る。被同期発振器６２は、その発振周波数が周波
数精度の高い基準発振器６１の発振周波数よりも
低く設定され、基準発振器６１が万一故障して
も、自身の周波数で動作する発振器である。ま
た、その回路は、ユニジヤンクシヨントランジス
タの弛張発振等を利用した簡単で信頼性の高い回
路で構成される。
次に動作を簡単に説明する。基準発振器６１の
出力は、被同期発振器６２、ラインドライバ６３
を介してコモンバス４２に出力される。またコモ
ンバス４２からラインレシーバ６５を介して被同
期発振器６２の同期信号６５１を得るようにして
おくと、被同期発振器６２は基準発振器６１とコ
モンバス４２に接続された他の発振器のうち最も
動作周波数の高い発振器に同期されることにな
り、その出力パルスが断となつても、他の健全な
次に動作周波数の高い基準発振器６１に同期して
運転が継続される。
出力は、被同期発振器６２、ラインドライバ６３
を介してコモンバス４２に出力される。またコモ
ンバス４２からラインレシーバ６５を介して被同
期発振器６２の同期信号６５１を得るようにして
おくと、被同期発振器６２は基準発振器６１とコ
モンバス４２に接続された他の発振器のうち最も
動作周波数の高い発振器に同期されることにな
り、その出力パルスが断となつても、他の健全な
次に動作周波数の高い基準発振器６１に同期して
運転が継続される。
次に第２図のラインドライバ６３とラインレシ
ーバ６５の組合せの一例を第３図に示す。図中第
１図、第２図と同符号のものは同一機能のもので
あり、６３１は被同期発振器６２の出力に相当す
るラインドライバ６３の入力信号、６３２，６３
３は抵抗、６３４はトランジスタ、６３５，６５
３はパルストランス、６５２はダイオード、Vcc
は電源、COMは接地電位である。ラインドライ
バ６３の入力信号６３１に“１”のパルスが印加
されると、トランジスタ６３４がONとなり、パ
ルストランス６３５が励磁され、コモンバス４２
及びラインレシーバ６５の出力に相当する同期信
号６５１が出力される。またラインドライバ６３
の入力信号６３１が“０”であつてもコモンバス
４２に接続された他の発振器から出力されたパル
スがパルストランス６５３を介して、被同期発振
器６２の同期信号６５１として与えられる。
ーバ６５の組合せの一例を第３図に示す。図中第
１図、第２図と同符号のものは同一機能のもので
あり、６３１は被同期発振器６２の出力に相当す
るラインドライバ６３の入力信号、６３２，６３
３は抵抗、６３４はトランジスタ、６３５，６５
３はパルストランス、６５２はダイオード、Vcc
は電源、COMは接地電位である。ラインドライ
バ６３の入力信号６３１に“１”のパルスが印加
されると、トランジスタ６３４がONとなり、パ
ルストランス６３５が励磁され、コモンバス４２
及びラインレシーバ６５の出力に相当する同期信
号６５１が出力される。またラインドライバ６３
の入力信号６３１が“０”であつてもコモンバス
４２に接続された他の発振器から出力されたパル
スがパルストランス６５３を介して、被同期発振
器６２の同期信号６５１として与えられる。
(3) 従来技術の問題点
このような第２図に示す方式は、基準パルス信
号４１の授受のための配線本数はコモンバス方式
を用いることにより最小限となり、信頼度を高く
することができる反面、１台の発振器のラインド
ライバ６３の入力信号６３１が所定時間以上
“１”になると、パルストランス６３５の飽和が
生じ、トランジスタ６３４を焼損してしまうばか
りか、コモンバス４２が短絡状態となり、並列運
転システムの基準パルス４１の授受ができなくな
り、並列機器間に横流が流れシステム事故に至ら
しめることになる。トランジスタ６３４が単体不
良となり、短絡状態になると第３図に示すライン
ドライバ６３の方式では、システム事故に至る
が、これを解決するために第４図に示すラインド
ライバ６３の方式が可能である。第４図中、第３
図と同一機能のものには同一符号を付してある。
また６３６，６３７は抵抗、６３８はトランジス
タである。第４図に示すものではトランジスタを
２ケ直列に接続させており、トランジスタが２ケ
同時に不良となり、２ケ共短絡状態となる確率を
低くし、信頼性を上げている。
号４１の授受のための配線本数はコモンバス方式
を用いることにより最小限となり、信頼度を高く
することができる反面、１台の発振器のラインド
ライバ６３の入力信号６３１が所定時間以上
“１”になると、パルストランス６３５の飽和が
生じ、トランジスタ６３４を焼損してしまうばか
りか、コモンバス４２が短絡状態となり、並列運
転システムの基準パルス４１の授受ができなくな
り、並列機器間に横流が流れシステム事故に至ら
しめることになる。トランジスタ６３４が単体不
良となり、短絡状態になると第３図に示すライン
ドライバ６３の方式では、システム事故に至る
が、これを解決するために第４図に示すラインド
ライバ６３の方式が可能である。第４図中、第３
図と同一機能のものには同一符号を付してある。
また６３６，６３７は抵抗、６３８はトランジス
タである。第４図に示すものではトランジスタを
２ケ直列に接続させており、トランジスタが２ケ
同時に不良となり、２ケ共短絡状態となる確率を
低くし、信頼性を上げている。
しかし、このような第４図に示す方式でも、ト
ランジスタが２ケ共破損することも考えられ、こ
の場合もシステム事故にまで至ることは必至であ
る。
ランジスタが２ケ共破損することも考えられ、こ
の場合もシステム事故にまで至ることは必至であ
る。
(4) 発明の目的
本発明は上記した従来技術の欠点を解決するた
めになされたもので、コモンバスに接続されるラ
インドライバの入力信号が“１”になり放しにな
つても、発振装置異常を即刻検出して、その異常
検出をした発振装置を、双方向性のコモンバスか
ら速やかに解列し、コモンバスのじよう乱を最小
限に抑えると共に発振装置のラインドライバの焼
損を防止するようにした発振装置を提供すること
を目的とする。
めになされたもので、コモンバスに接続されるラ
インドライバの入力信号が“１”になり放しにな
つても、発振装置異常を即刻検出して、その異常
検出をした発振装置を、双方向性のコモンバスか
ら速やかに解列し、コモンバスのじよう乱を最小
限に抑えると共に発振装置のラインドライバの焼
損を防止するようにした発振装置を提供すること
を目的とする。
(5) 発明の構成
以上の目的を達成するため、本発明は発振装置
のラインドライバを、直列接続された複数の能動
素子の共働作動によりパルスを出力線に送出する
ように構成すると共に、ラインドライバ内の複数
の能動素子のいずれかが所定時間以上ON状態と
なつたことを検出して、複数の能動素子の各々を
作動停止させるパルス巾異常検出回路を有するこ
とを特徴とするものである。
のラインドライバを、直列接続された複数の能動
素子の共働作動によりパルスを出力線に送出する
ように構成すると共に、ラインドライバ内の複数
の能動素子のいずれかが所定時間以上ON状態と
なつたことを検出して、複数の能動素子の各々を
作動停止させるパルス巾異常検出回路を有するこ
とを特徴とするものである。
(6) 発明の実施例
以下図面に基づいて本発明の一実施例を説明す
る。第５図中、第２図と同一符号のものは同一機
能のものを示し、６６はパルス検出信号、６７は
パルス巾異常検出回路、７０はラインドライバ６
３の停止指令を示す。
る。第５図中、第２図と同一符号のものは同一機
能のものを示し、６６はパルス検出信号、６７は
パルス巾異常検出回路、７０はラインドライバ６
３の停止指令を示す。
本発明においては、ラインドライバ６３にパル
ス巾異常検出回路６７を設けて、異状を検出する
と、ラインドライバ６３に停止指令を与え、これ
によりラインドライバ６３を停止するように構成
している。
ス巾異常検出回路６７を設けて、異状を検出する
と、ラインドライバ６３に停止指令を与え、これ
によりラインドライバ６３を停止するように構成
している。
第６図に、このパルス巾異常検出回路６７の構
成の一例及び第７図にその動作を示す。第６図は
第４図のようにラインドライバ内に被同期発振器
６２からの入力信号６３１によつて作動する直列
接続された２つのトランジスタ６３４，６３８を
設け、この直列接続された２つのトランジスタ６
３４，６３８の共働作動によつて出力パルスを生
成する方式に適用した例であり、第４図と同一機
能のものには同一符号を付してある。
成の一例及び第７図にその動作を示す。第６図は
第４図のようにラインドライバ内に被同期発振器
６２からの入力信号６３１によつて作動する直列
接続された２つのトランジスタ６３４，６３８を
設け、この直列接続された２つのトランジスタ６
３４，６３８の共働作動によつて出力パルスを生
成する方式に適用した例であり、第４図と同一機
能のものには同一符号を付してある。
図中、６７１〜６７４は抵抗、６７５と６７６
はフオトカプラ、６７７と６７８はパルス巾検出
信号、６７９〜６８１はNOT回路、６８２は
AND回路、６８３はその出力、６８４はデジタ
ルカウンタでありAND回路６８２の出力６８３
が“０”の間クロツクパルス６８５をカウント
し、所定の値をカウントすると出力６８６を
“１”とする回路、６８８はフリツプフロツプ、
６８７はそのリセツト信号、６８９は表示等シー
ケンス信号、６９０はNOT回路、７０１と７０
２はダイオードである。
はフオトカプラ、６７７と６７８はパルス巾検出
信号、６７９〜６８１はNOT回路、６８２は
AND回路、６８３はその出力、６８４はデジタ
ルカウンタでありAND回路６８２の出力６８３
が“０”の間クロツクパルス６８５をカウント
し、所定の値をカウントすると出力６８６を
“１”とする回路、６８８はフリツプフロツプ、
６８７はそのリセツト信号、６８９は表示等シー
ケンス信号、６９０はNOT回路、７０１と７０
２はダイオードである。
この動作を第７図に基づいて説明すれば、t0は
基準パルス信号４１の正常なパルス幅、t1はデジ
タルカウンタ６８４のカウントアウト時間を示
す。ここでデジタルカウンタ６８４のカウントア
ウト時間t1は、トランジスタ６３４，６３８が
ON状態でもパルストランス６３５の飽和により
破損に至らない時間に設定される。
基準パルス信号４１の正常なパルス幅、t1はデジ
タルカウンタ６８４のカウントアウト時間を示
す。ここでデジタルカウンタ６８４のカウントア
ウト時間t1は、トランジスタ６３４，６３８が
ON状態でもパルストランス６３５の飽和により
破損に至らない時間に設定される。
第７図Ａの場合、ラインドライバ６３の入力信
号６３１に異常をきたし、入力信号６３１が
“１”のままになつたとすると、NOT回路６８１
の出力が“０”になりAND回路６８２の出力６
８３によりデジタルカウンタ６８４が所定時間t1
後カウントアウトをし、その出力６８６によりフ
リツプフロツプ６８８を動作させ、NOT回路６
９０を介してトランジスタ６３４，６３８のベー
スを“０”にすることによりラインドライバ６３
を停止させる。この場合、２つのトランジ６３
４，６３８を共に作動停止させるようにしている
ため、万一この時点で一方のトランジスタに故障
が生じても他方の健全なトランジスタによりライ
ンドライバ６３を停止させることができ、異常停
止動作の確実性が高い。また第７図Ｂの場合、ト
ランジスタ６３４，６３８が正常ならば、フオト
カプラ６７５には常時電圧が印加され、フオトカ
プラ６７６には周期T1−パルス巾t0の間電圧が印
加されるため、デジタルカウンタ６８４はカウン
トアウトしないが、トランジスタ６３４が破損し
て短絡状態になると、フオトカプラ６７５には電
圧が印加されなくなり、デジタルカウンタ６８４
が所定時間t1後カウントアウトをし、フリツプフ
ロツプ６８８を動作させ、トランジスタ６３４，
６３８のベースを“０”とし、健全なトランジス
タ６３８によりラインドライバ６３を停止させ
る。また、トランジスタ６３８が短絡状態となつ
た場合には、フオトカプラ６７６によつてこれが
検出され、上記と同様にして健全なもう一方のト
ランジスタ６３４により作動停止がなされる。こ
のように、２つのトランジスタ６３４，６３８の
いずれか一方が故障すればそれを検出して残りの
健全なトランジスタを停止させるようにしている
ため、２つのトランジスタが同時短絡する確率は
大巾に減少し、従つて同時短絡によるコモンバス
４２のじよう乱が未然に防止される。
号６３１に異常をきたし、入力信号６３１が
“１”のままになつたとすると、NOT回路６８１
の出力が“０”になりAND回路６８２の出力６
８３によりデジタルカウンタ６８４が所定時間t1
後カウントアウトをし、その出力６８６によりフ
リツプフロツプ６８８を動作させ、NOT回路６
９０を介してトランジスタ６３４，６３８のベー
スを“０”にすることによりラインドライバ６３
を停止させる。この場合、２つのトランジ６３
４，６３８を共に作動停止させるようにしている
ため、万一この時点で一方のトランジスタに故障
が生じても他方の健全なトランジスタによりライ
ンドライバ６３を停止させることができ、異常停
止動作の確実性が高い。また第７図Ｂの場合、ト
ランジスタ６３４，６３８が正常ならば、フオト
カプラ６７５には常時電圧が印加され、フオトカ
プラ６７６には周期T1−パルス巾t0の間電圧が印
加されるため、デジタルカウンタ６８４はカウン
トアウトしないが、トランジスタ６３４が破損し
て短絡状態になると、フオトカプラ６７５には電
圧が印加されなくなり、デジタルカウンタ６８４
が所定時間t1後カウントアウトをし、フリツプフ
ロツプ６８８を動作させ、トランジスタ６３４，
６３８のベースを“０”とし、健全なトランジス
タ６３８によりラインドライバ６３を停止させ
る。また、トランジスタ６３８が短絡状態となつ
た場合には、フオトカプラ６７６によつてこれが
検出され、上記と同様にして健全なもう一方のト
ランジスタ６３４により作動停止がなされる。こ
のように、２つのトランジスタ６３４，６３８の
いずれか一方が故障すればそれを検出して残りの
健全なトランジスタを停止させるようにしている
ため、２つのトランジスタが同時短絡する確率は
大巾に減少し、従つて同時短絡によるコモンバス
４２のじよう乱が未然に防止される。
ここでカウントアウト時間t1をt0に近づけれ
ば、ラインドライバ６３が異常をきたしてからの
保護動作が速くなり、確実なものとなる。また、
デジタルカウンタ６８４のクロツクパルス６８５
の動作周波数を高くすれば、デジタルカウンタの
カウント動作の精度が高くなる。
ば、ラインドライバ６３が異常をきたしてからの
保護動作が速くなり、確実なものとなる。また、
デジタルカウンタ６８４のクロツクパルス６８５
の動作周波数を高くすれば、デジタルカウンタの
カウント動作の精度が高くなる。
以上のような構成により、第５図において冗長
発振器５１が異常なく動作していると、並列運転
システムの全てのインバータ装置が同一の位相基
準６４を得て運転される。万一ラインドライバ６
３に異常が生じると、パルス巾異常検出回路６７
が異常を検出して、異常を生じた冗長発振器５１
を停止し、コモンバス４２から速やかに解列す
る。
発振器５１が異常なく動作していると、並列運転
システムの全てのインバータ装置が同一の位相基
準６４を得て運転される。万一ラインドライバ６
３に異常が生じると、パルス巾異常検出回路６７
が異常を検出して、異常を生じた冗長発振器５１
を停止し、コモンバス４２から速やかに解列す
る。
(7) 発明の効果
以上説明したように本発明によれば、発振器の
ラインドライバに起因する発振器の異常を検出し
て、その異常検出した発振器のみをインバータ装
置を停止することなく、双方向性のコモンバス４
２から速やかに解列し、コモンバス４２のじよう
乱を最小限に抑えると共に、発振器のラインドラ
イバのパルストランスの飽和によるトランジスタ
の焼損を未然に防ぐことが可能となる。特に直列
接続した複数の能動素子の共働作動によりパルス
出力するようにラインドライバを構成すると共
に、能動素子のいずれかの異常を検出して能動素
子の各々を作動停止させるようにしているため、
一部の能動素子が破損により短絡した場合にも他
の健全な能動素子により確実にラインドライバ停
止が行えると共に、全ての能動素子の同時短絡に
よるコモンバスのじよう乱を未然に防止すること
ができるという効果が得られる。
ラインドライバに起因する発振器の異常を検出し
て、その異常検出した発振器のみをインバータ装
置を停止することなく、双方向性のコモンバス４
２から速やかに解列し、コモンバス４２のじよう
乱を最小限に抑えると共に、発振器のラインドラ
イバのパルストランスの飽和によるトランジスタ
の焼損を未然に防ぐことが可能となる。特に直列
接続した複数の能動素子の共働作動によりパルス
出力するようにラインドライバを構成すると共
に、能動素子のいずれかの異常を検出して能動素
子の各々を作動停止させるようにしているため、
一部の能動素子が破損により短絡した場合にも他
の健全な能動素子により確実にラインドライバ停
止が行えると共に、全ての能動素子の同時短絡に
よるコモンバスのじよう乱を未然に防止すること
ができるという効果が得られる。
第１図は並列運転システムにおける個別冗長発
振器制御方式の従来例のブロツク図、第２図は個
別冗長発振器の具体的な一例を示す回路図、第３
図はラインドライバの従来例を示す回路図、第４
図はラインドライバの他の従来例を示す回路図、
第５図は本発明の一実施例を示すブロツク図、第
６図はパルス巾異常検出回路の具体的一実施例を
示す回路図、第７図は第６図の動作を示すタイム
チヤート図である。 １１，２１……インバータ装置、１２，２２…
…出力、１３，２３……高速しや断器、３０……
並列母線、３１……負荷、４１……基準パルス信
号、４２……コモンバス、５１……個別冗長発振
器、６１……基準発振器、６２……被同期発振
器、６３……ラインドライバ、６５……ラインレ
シーバ、６５１……同期信号、６３１……入力信
号、６３２，６３３，６３６，６３７……抵抗、
６３４，６３８……トランジスタ、６５２……ダ
イオード、６６……パルス検出信号、６７……パ
ルス巾異常検出信号、７０……停止指令、６７
１，６７２，６７３，６７４……抵抗、６７５，
６７６……フオトカプラ、６７７，６７８……パ
ルス巾検出信号、６７９，６８０，６８１，６９
０……NOT回路、６８２……AND回路、６８
３，６８６……出力、６８４……デジタルカウン
タ、６８５……クロツクパルス、６８７……リセ
ツト信号、６８８……フリツプフロツプ、６８９
……シーケンス信号、７０１，７０２……ダイオ
ード。
振器制御方式の従来例のブロツク図、第２図は個
別冗長発振器の具体的な一例を示す回路図、第３
図はラインドライバの従来例を示す回路図、第４
図はラインドライバの他の従来例を示す回路図、
第５図は本発明の一実施例を示すブロツク図、第
６図はパルス巾異常検出回路の具体的一実施例を
示す回路図、第７図は第６図の動作を示すタイム
チヤート図である。 １１，２１……インバータ装置、１２，２２…
…出力、１３，２３……高速しや断器、３０……
並列母線、３１……負荷、４１……基準パルス信
号、４２……コモンバス、５１……個別冗長発振
器、６１……基準発振器、６２……被同期発振
器、６３……ラインドライバ、６５……ラインレ
シーバ、６５１……同期信号、６３１……入力信
号、６３２，６３３，６３６，６３７……抵抗、
６３４，６３８……トランジスタ、６５２……ダ
イオード、６６……パルス検出信号、６７……パ
ルス巾異常検出信号、７０……停止指令、６７
１，６７２，６７３，６７４……抵抗、６７５，
６７６……フオトカプラ、６７７，６７８……パ
ルス巾検出信号、６７９，６８０，６８１，６９
０……NOT回路、６８２……AND回路、６８
３，６８６……出力、６８４……デジタルカウン
タ、６８５……クロツクパルス、６８７……リセ
ツト信号、６８８……フリツプフロツプ、６８９
……シーケンス信号、７０１，７０２……ダイオ
ード。
Claims (1)
- 【特許請求の範囲】 １ 基準発振器と、この基準発振器の出力或いは
他の同期信号に同期して発振する被同期発振器の
出力を受けて作動しパルスを出力線に送出するラ
インドライバと、出力線の信号を受けて前記被同
期発振器へ前記他の同期信号を与えるラインレシ
ーバとから構成される発振装置を複数台設置し、
各発振装置の出力線を共通な信号線で接続し、１
つの発振装置から前記共通信号線上に送り出され
たパルスにより他の発振装置内の被同期発振器を
同期させるようにした双方向性のコモンバス伝送
の並列冗長方式の発振装置において、前記ライン
ドライバは前記被同期発振器の出力を受けて作動
する直列接続された複数の能動素子の共働作動に
より前記パルスを生成するように構成され、前記
ラインドライバ内の複数の能動素子のいずれかが
所定時間以上ON状態となつたことを検出し、前
記複数の能動素子の各々を前記基準発振器の出力
或いは被同期発振器の出力に拘らず作動停止させ
るパルス巾異常検出回路を有することを特徴とす
る発振装置。 ２ パルス巾異常検出回路が、ラインドライバ内
の能動素子のいずれかがON状態の間クロツクパ
ルスをカウントするデジタルカウンタを有するこ
とを特徴とする特許請求の範囲第１項に記載の発
振装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196461A JPS5897942A (ja) | 1981-12-07 | 1981-12-07 | 発振装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196461A JPS5897942A (ja) | 1981-12-07 | 1981-12-07 | 発振装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897942A JPS5897942A (ja) | 1983-06-10 |
| JPH029738B2 true JPH029738B2 (ja) | 1990-03-05 |
Family
ID=16358187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56196461A Granted JPS5897942A (ja) | 1981-12-07 | 1981-12-07 | 発振装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017189037A (ja) * | 2016-04-06 | 2017-10-12 | 株式会社ジェイテクト | 電子制御装置及びモータ制御装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603243A (ja) * | 1983-06-21 | 1985-01-09 | Toho Seisakusho:Kk | 送受信装置 |
| JP2007104482A (ja) * | 2005-10-06 | 2007-04-19 | Fuji Electric Systems Co Ltd | 信号伝送回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4063220A (en) * | 1975-03-31 | 1977-12-13 | Xerox Corporation | Multipoint data communication system with collision detection |
| JPS53123601A (en) * | 1977-04-04 | 1978-10-28 | Mitsubishi Electric Corp | Data transmission system |
| JPS568947A (en) * | 1979-07-04 | 1981-01-29 | Nippon Signal Co Ltd:The | Information transmitter |
| JPS5690655A (en) * | 1979-12-25 | 1981-07-22 | Fuji Electric Co Ltd | Wire transmission system |
-
1981
- 1981-12-07 JP JP56196461A patent/JPS5897942A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017189037A (ja) * | 2016-04-06 | 2017-10-12 | 株式会社ジェイテクト | 電子制御装置及びモータ制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5897942A (ja) | 1983-06-10 |
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