JPH04231882A - 電圧パルスの幅をモニターする方法及び回路 - Google Patents
電圧パルスの幅をモニターする方法及び回路Info
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- JPH04231882A JPH04231882A JP3152446A JP15244691A JPH04231882A JP H04231882 A JPH04231882 A JP H04231882A JP 3152446 A JP3152446 A JP 3152446A JP 15244691 A JP15244691 A JP 15244691A JP H04231882 A JPH04231882 A JP H04231882A
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- pulses
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
- G01R23/15—Indicating that frequency of pulses is either above or below a predetermined value or within or outside a predetermined range of values, by making use of non-linear or digital elements (indicating that pulse width is above or below a certain limit)
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
- G01R29/027—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values
- G01R29/0273—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values the pulse characteristic being duration, i.e. width (indicating that frequency of pulses is above or below a certain limit)
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- Measurement Of Current Or Voltage (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電子式パルス幅モニター
回路に関し、さらに詳細には、所定の時間に亘って順次
発生する電圧パルスが所定の値以下の持続時間を持つか
否かを表わす出力信号を発生するモニター回路及びかか
るモニター方法に関する。
回路に関し、さらに詳細には、所定の時間に亘って順次
発生する電圧パルスが所定の値以下の持続時間を持つか
否かを表わす出力信号を発生するモニター回路及びかか
るモニター方法に関する。
【０００２】
【従来の技術】電力系統は、その全システム定格を増加
させるため、或いは航空機用電力系統のようなシステム
の信頼性を向上させるため並列接続するのが普通である
。航空機用電力系統のうちよく知られたものに、直流リ
ンク可変速定周波数（ＶＳＣＦ）装置がある。かかる装
置は複数の電力スイッチング素子を有し、これらの素子
が一対の直流リンク導体からの電流を、マイクロプロセ
ッサーまたは他のデジタル回路により発生される一定の
スイッチングパターンでスイッチングすることにより交
流出力を合成する。かかるシステムを互いに、或いは地
上電力車のような他の電源と並列に接続して作動する際
、各電源を同期させる必要がある。直流リンクＶＳＣＦ
装置はクロック信号により制御されるため、各システム
チャンネルを同期させるためマスタークロック信号が用
いられる。
させるため、或いは航空機用電力系統のようなシステム
の信頼性を向上させるため並列接続するのが普通である
。航空機用電力系統のうちよく知られたものに、直流リ
ンク可変速定周波数（ＶＳＣＦ）装置がある。かかる装
置は複数の電力スイッチング素子を有し、これらの素子
が一対の直流リンク導体からの電流を、マイクロプロセ
ッサーまたは他のデジタル回路により発生される一定の
スイッチングパターンでスイッチングすることにより交
流出力を合成する。かかるシステムを互いに、或いは地
上電力車のような他の電源と並列に接続して作動する際
、各電源を同期させる必要がある。直流リンクＶＳＣＦ
装置はクロック信号により制御されるため、各システム
チャンネルを同期させるためマスタークロック信号が用
いられる。
【０００３】クロックは、各チャンネルを同期させるた
めの単一のデジタル信号を発生する。電力中断のない電
力転送（ＮＢＰＴ）方式は、他の電源との瞬時的な並列
接続を可能にする並列系統の特別な方式である。もう一
方の電源としては通常、補助電力ユニット（ＡＰＵ）ま
たは地上電力ユニット（ＧＰＵ）がある。電力中断のな
い電力転送を行うには、マスタークロックが外部電源の
周波数に追従できなければならない。マスタークロック
システムは位相ロックループを有し、そのループはＡＰ
Ｕ、ＧＰＵ或いは４００Ｈｚまでカウントダウンされる
水晶周波数基準源からの入力を選択できる。
めの単一のデジタル信号を発生する。電力中断のない電
力転送（ＮＢＰＴ）方式は、他の電源との瞬時的な並列
接続を可能にする並列系統の特別な方式である。もう一
方の電源としては通常、補助電力ユニット（ＡＰＵ）ま
たは地上電力ユニット（ＧＰＵ）がある。電力中断のな
い電力転送を行うには、マスタークロックが外部電源の
周波数に追従できなければならない。マスタークロック
システムは位相ロックループを有し、そのループはＡＰ
Ｕ、ＧＰＵ或いは４００Ｈｚまでカウントダウンされる
水晶周波数基準源からの入力を選択できる。
【０００４】電力中断のない電力転送を行うにあたり、
瞬時的に並列接続されんとする２つの系統の電圧の位相
角およびその大きさがマッチしないため過渡現象が生じ
る。電力中断のない電力転送以前に過大な位相誤差が存
在すると、厳しい過渡現象およびＶＳＣＦ装置のトリッ
プが生じることがある。かかる過渡現象を最小限に抑え
るには、並列接続前に位相角のマッチングを適当に且つ
確実に行う必要がある。ＶＳＣＦ装置と選択された基準
入力との間の位相誤差を表わす位相信号を発生するため
位相検出器が用いられる。
瞬時的に並列接続されんとする２つの系統の電圧の位相
角およびその大きさがマッチしないため過渡現象が生じ
る。電力中断のない電力転送以前に過大な位相誤差が存
在すると、厳しい過渡現象およびＶＳＣＦ装置のトリッ
プが生じることがある。かかる過渡現象を最小限に抑え
るには、並列接続前に位相角のマッチングを適当に且つ
確実に行う必要がある。ＶＳＣＦ装置と選択された基準
入力との間の位相誤差を表わす位相信号を発生するため
位相検出器が用いられる。
【０００５】
【発明が解決しようとする課題】１９８９年７月１８日
付け米国特許第４，８４９，７０４号に記載されたタイ
プの位相検出器は、パルス列の形の位相誤差信号を発生
し、個々のパルス幅がその位相誤差に比例する。位相誤
差信号中のパルス幅をモニターしてその位相誤差が所定
の値以上になると電力中断のない電力転送を阻止する指
示を発するための回路が必要である。
付け米国特許第４，８４９，７０４号に記載されたタイ
プの位相検出器は、パルス列の形の位相誤差信号を発生
し、個々のパルス幅がその位相誤差に比例する。位相誤
差信号中のパルス幅をモニターしてその位相誤差が所定
の値以上になると電力中断のない電力転送を阻止する指
示を発するための回路が必要である。
【０００６】本発明は、パルス列中のパルスの幅をその
パルス列のデューティーサイクルとは無関係にモニター
し報告する方法を提供する。この方法の特定の用途とし
ては、位相ロックループに用いる位相誤差信号のパルス
幅のモニターがある。位相誤差パルス信号のパルス幅を
ユーザーによりプログラムされたパルス幅リミットと比
較する。パルス幅がそのプログラムされたリミットを越
えた場合、受入れ可能でない状態の存在を表わす出力信
号が発生して、ユーザーによりプログラム可能な時間遅
延が開始される。この時間遅延は、パルス列中の任意の
パルスの幅がそのリミットを越えるたびごとに０にリセ
ットされ再始動される。所定の時間遅延が終了していず
れのパルスもその時間遅延期間の間そのリミットを越え
なかったことが指示されると、入力パルスがすべて限界
内にあるむねの指示が発生する。
パルス列のデューティーサイクルとは無関係にモニター
し報告する方法を提供する。この方法の特定の用途とし
ては、位相ロックループに用いる位相誤差信号のパルス
幅のモニターがある。位相誤差パルス信号のパルス幅を
ユーザーによりプログラムされたパルス幅リミットと比
較する。パルス幅がそのプログラムされたリミットを越
えた場合、受入れ可能でない状態の存在を表わす出力信
号が発生して、ユーザーによりプログラム可能な時間遅
延が開始される。この時間遅延は、パルス列中の任意の
パルスの幅がそのリミットを越えるたびごとに０にリセ
ットされ再始動される。所定の時間遅延が終了していず
れのパルスもその時間遅延期間の間そのリミットを越え
なかったことが指示されると、入力パルスがすべて限界
内にあるむねの指示が発生する。
【０００７】従って、本発明は、パルス列中の複数のパ
ルスの持続時間を順次測定し、任意のパルスの持続時間
が所定の大きさ以上になるとタイミング装置を始動する
ステップを含む。このタイミング装置は、任意のパルス
の持続時間が所定の大きさ以上になるとリセットされ且
つ再始動されて、受入れ可能でない状態の存在を表わす
出力信号が発生する。タイミング装置が所定の時間遅延
の終了を指示すると、受入れ可能な状態の存在を表わす
出力信号が発生する。本発明はまた、上述のパルス幅モ
ニター方法を実行する回路も包含する。本発明は、２つ
の電力源の並列接続前に位相角のマッチングを適当に且
つ確実に行うために用いてもよい。受入れ可能な状態の
存在を表わす出力信号が発生する以前のある特定の時間
遅延期間の間すべての位相誤差信号パルスが所定のリミ
ット以下の持続時間を持つようにすることにより、ラン
ダムノイズに対する排除性が得られる。
ルスの持続時間を順次測定し、任意のパルスの持続時間
が所定の大きさ以上になるとタイミング装置を始動する
ステップを含む。このタイミング装置は、任意のパルス
の持続時間が所定の大きさ以上になるとリセットされ且
つ再始動されて、受入れ可能でない状態の存在を表わす
出力信号が発生する。タイミング装置が所定の時間遅延
の終了を指示すると、受入れ可能な状態の存在を表わす
出力信号が発生する。本発明はまた、上述のパルス幅モ
ニター方法を実行する回路も包含する。本発明は、２つ
の電力源の並列接続前に位相角のマッチングを適当に且
つ確実に行うために用いてもよい。受入れ可能な状態の
存在を表わす出力信号が発生する以前のある特定の時間
遅延期間の間すべての位相誤差信号パルスが所定のリミ
ット以下の持続時間を持つようにすることにより、ラン
ダムノイズに対する排除性が得られる。
【０００８】以下、添付図面を参照して本発明を実施例
につき詳細に説明する。
につき詳細に説明する。
【０００９】
【実施例】図１は、本発明の好ましい実施例による回路
の概略図である。第１の予めセット可能なカウンタＵ１
がライン１０上においてクロック信号ＦＣを、またライ
ン１２上においてパルス列信号ＰＴを受ける。この実施
例では、パルス列信号は一連の電圧パルスであり、各パ
ルスの幅が２つの電力源の間の位相誤差を表わす。この
信号は、上述した米国特許第４，８４９，７０４号明細
書に記載された位相検出器から得ることができる。カウ
ンタＵ１の桁上げ出力ＣＡ１はインバータＵ２及びＡＮ
ＤゲートＵ３を介して第２の予めセット可能なカウンタ
Ｕ４のリセット端子Ｒ４に接続されている。この第２の
予めセット可能なカウンタは、ライン１４上において第
２のクロック信号Ｆｔｄを受ける。この第２のクロック
信号は第１のクロック信号ＦＣと同じ信号であってもよ
いが、好ましい実施例ではそれよりも低い周波数のクロ
ック信号である。
の概略図である。第１の予めセット可能なカウンタＵ１
がライン１０上においてクロック信号ＦＣを、またライ
ン１２上においてパルス列信号ＰＴを受ける。この実施
例では、パルス列信号は一連の電圧パルスであり、各パ
ルスの幅が２つの電力源の間の位相誤差を表わす。この
信号は、上述した米国特許第４，８４９，７０４号明細
書に記載された位相検出器から得ることができる。カウ
ンタＵ１の桁上げ出力ＣＡ１はインバータＵ２及びＡＮ
ＤゲートＵ３を介して第２の予めセット可能なカウンタ
Ｕ４のリセット端子Ｒ４に接続されている。この第２の
予めセット可能なカウンタは、ライン１４上において第
２のクロック信号Ｆｔｄを受ける。この第２のクロック
信号は第１のクロック信号ＦＣと同じ信号であってもよ
いが、好ましい実施例ではそれよりも低い周波数のクロ
ック信号である。
【００１０】Ｄ型フリップフロップ回路Ｕ５もまた、ク
ロック入力ＣＬＫ５においてパルス列ＰＴを受ける。そ
のＤ入力は高論理レベルに接続され、そのセット入力Ｓ
５はアースされている。ＡＮＤゲートＵ６が、パルス列
ＰＴとＤ型フリップフロップＵ５の出力信号Ｑ５を受け
て第１の予めセット可能なカウンタＵ１のリセット端子
Ｒ１にリセット信号を発生する。Ｒ／Ｓ型フリップフロ
ップ回路Ｕ７は、そのセット入力Ｓ７が第２のプログラ
ム可能なカウンタＵ４の桁上げ出力ＣＡ４に接続されて
いる。フリップフロップＵ７のバーＱ７出力はＡＮＤゲ
ートＵ３の入力に接続されている。フリップフロップＵ
５及びＵ７のリセット端子はカウンタＵ１の桁上げ出力
ＣＡ１から出力信号を受けるよう接続されている。
ロック入力ＣＬＫ５においてパルス列ＰＴを受ける。そ
のＤ入力は高論理レベルに接続され、そのセット入力Ｓ
５はアースされている。ＡＮＤゲートＵ６が、パルス列
ＰＴとＤ型フリップフロップＵ５の出力信号Ｑ５を受け
て第１の予めセット可能なカウンタＵ１のリセット端子
Ｒ１にリセット信号を発生する。Ｒ／Ｓ型フリップフロ
ップ回路Ｕ７は、そのセット入力Ｓ７が第２のプログラ
ム可能なカウンタＵ４の桁上げ出力ＣＡ４に接続されて
いる。フリップフロップＵ７のバーＱ７出力はＡＮＤゲ
ートＵ３の入力に接続されている。フリップフロップＵ
５及びＵ７のリセット端子はカウンタＵ１の桁上げ出力
ＣＡ１から出力信号を受けるよう接続されている。
【００１１】図１の回路は、入力パルス列ＰＴのパルス
幅を、カウンタＵ１がその予めセットしたカウントＭＣ
１に到達するに必要なクロック信号ＦＣ中のパルスの数
により予めセットされたタイムリミットと比較する。パ
ルス列ＰＴ中の入力パルスが予めセットした持続時間の
リミットを越えると、カウンタＵ４がリセットされて時
間遅延が始動される。この時間遅延は、第２のカウンタ
Ｕ４がその予めセットしたカウントＭＣ２に到達するに
必要な第２のクロック信号Ｆｔｄ中のパルスの数に等し
い。カウンタＵ４により設定された時間遅延の終期に達
すると、桁上げ出力ＣＡ４が高論理レベルとなり、Ｒ／
Ｓ型フリップフロップＵ７がライン１６上に出力信号Ｓ
を発生する。
幅を、カウンタＵ１がその予めセットしたカウントＭＣ
１に到達するに必要なクロック信号ＦＣ中のパルスの数
により予めセットされたタイムリミットと比較する。パ
ルス列ＰＴ中の入力パルスが予めセットした持続時間の
リミットを越えると、カウンタＵ４がリセットされて時
間遅延が始動される。この時間遅延は、第２のカウンタ
Ｕ４がその予めセットしたカウントＭＣ２に到達するに
必要な第２のクロック信号Ｆｔｄ中のパルスの数に等し
い。カウンタＵ４により設定された時間遅延の終期に達
すると、桁上げ出力ＣＡ４が高論理レベルとなり、Ｒ／
Ｓ型フリップフロップＵ７がライン１６上に出力信号Ｓ
を発生する。
【００１２】カウンタＵ４により設定された時間遅延は
、パルス列ＰＴ中のパルスが１つでも予めセットしたリ
ミットを越えるたびごとにリセットされ再始動される。 この時間遅延が雑音排除性を与えるが、ユーザーは、カ
ウンタＵ４の予めセットしたカウントＭＣ２を変化する
ことによりこの時間遅延自在をプログラムできる。第２
のクロック信号Ｆｔｄの周波数もまた時間遅延の調整の
ため変えることができる。
、パルス列ＰＴ中のパルスが１つでも予めセットしたリ
ミットを越えるたびごとにリセットされ再始動される。 この時間遅延が雑音排除性を与えるが、ユーザーは、カ
ウンタＵ４の予めセットしたカウントＭＣ２を変化する
ことによりこの時間遅延自在をプログラムできる。第２
のクロック信号Ｆｔｄの周波数もまた時間遅延の調整の
ため変えることができる。
【００１３】図１の回路の動作を第２図の波形図を参照
して説明する。図２において、波形を表示する記号は、
波形Ｃ１がカウンタＵ１のカウントを表わす記号及び波
形Ｃ２が第２のカウンタＵ４のカウントを表わす記号で
ある点を除き、第１図においてその波形が存在する端子
を示す記号と同一である。パルス列ＰＴ中のパルスの幅
の最大リミットは、Ｔｍａｘ ＝ ＭＣ１／ＦＣで
示すように、カウンタＵ１の予めセットしたカウントＭ
Ｃ１と基準周波数ＦＣにより決まる。図１の回路は、Ａ
ＮＤゲートＵ６及びＵ３の入力Ａ及びＢにそれぞれ瞬時
的な低論理レベル信号を供給することにより電力投入時
所定の状態にセットされる。その結果、リセット端子Ｒ
１及びＲ４に低レベルの論理信号が生じ、カウンタＵ１
及びＵ４がリセットされる。Ｕ１及びＵ４がリセットさ
れると、高レベル論理信号が入力Ａ及びＢに供給される
。パルス列ＰＴ中の入力パルスの立上がり縁部がＤ型フ
リップフロップＵ５の出力Ｑ５を高論理レベルへ変える
。Ｑ５及び入力パルスがＡＮＤゲートＵ６で結合されて
カウンタＵ１のリセット端子Ｒ１からリセット信号を除
去する。このリセット信号がカウンタＵ１から除去され
ると、カウンタＵ１がＦＣパルスのカウントを開始する
。 カウンタＵ１は，信号ＰＴ中のパルスの幅が予めセット
した時間Ｔｍａｘを越えるとクロック信号の周期ＦＣに
等しい周期を持つ桁上げパルスを発生する。この桁上げ
パルスは，Ｄ型フリップフロップＵ５をリセットしてそ
の出力Ｑ５を低論理状態にする。Ｑ５に低論理レベルが
発生すると，ＡＮＤゲートＵ６がカウンタＵ１を０にリ
セットする。カウンタＵ１の桁上げ出力パルスもまたＲ
／Ｓ型フリップフロップＵ７をリセットして、端子Ｑ７
における出力信号Ｓを低論理レベルにする。これが，信
号ＰＴ中のパルスの幅が予めセットしたリミットＴｍａ
ｘを越えたことを示す。カウンタＵ１からの桁上げパル
スもまたゲートＵ１及びＵ３を介してカウンタＵ４をリ
セットする。カウンタＵ１からの桁上げパルスが低論理
レベルになった後、カウンタＵ４がリセット端子Ｒ４を
高論理レベルへ強制的に変えることにより可能化される
。
して説明する。図２において、波形を表示する記号は、
波形Ｃ１がカウンタＵ１のカウントを表わす記号及び波
形Ｃ２が第２のカウンタＵ４のカウントを表わす記号で
ある点を除き、第１図においてその波形が存在する端子
を示す記号と同一である。パルス列ＰＴ中のパルスの幅
の最大リミットは、Ｔｍａｘ ＝ ＭＣ１／ＦＣで
示すように、カウンタＵ１の予めセットしたカウントＭ
Ｃ１と基準周波数ＦＣにより決まる。図１の回路は、Ａ
ＮＤゲートＵ６及びＵ３の入力Ａ及びＢにそれぞれ瞬時
的な低論理レベル信号を供給することにより電力投入時
所定の状態にセットされる。その結果、リセット端子Ｒ
１及びＲ４に低レベルの論理信号が生じ、カウンタＵ１
及びＵ４がリセットされる。Ｕ１及びＵ４がリセットさ
れると、高レベル論理信号が入力Ａ及びＢに供給される
。パルス列ＰＴ中の入力パルスの立上がり縁部がＤ型フ
リップフロップＵ５の出力Ｑ５を高論理レベルへ変える
。Ｑ５及び入力パルスがＡＮＤゲートＵ６で結合されて
カウンタＵ１のリセット端子Ｒ１からリセット信号を除
去する。このリセット信号がカウンタＵ１から除去され
ると、カウンタＵ１がＦＣパルスのカウントを開始する
。 カウンタＵ１は，信号ＰＴ中のパルスの幅が予めセット
した時間Ｔｍａｘを越えるとクロック信号の周期ＦＣに
等しい周期を持つ桁上げパルスを発生する。この桁上げ
パルスは，Ｄ型フリップフロップＵ５をリセットしてそ
の出力Ｑ５を低論理状態にする。Ｑ５に低論理レベルが
発生すると，ＡＮＤゲートＵ６がカウンタＵ１を０にリ
セットする。カウンタＵ１の桁上げ出力パルスもまたＲ
／Ｓ型フリップフロップＵ７をリセットして、端子Ｑ７
における出力信号Ｓを低論理レベルにする。これが，信
号ＰＴ中のパルスの幅が予めセットしたリミットＴｍａ
ｘを越えたことを示す。カウンタＵ１からの桁上げパル
スもまたゲートＵ１及びＵ３を介してカウンタＵ４をリ
セットする。カウンタＵ１からの桁上げパルスが低論理
レベルになった後、カウンタＵ４がリセット端子Ｒ４を
高論理レベルへ強制的に変えることにより可能化される
。
【００１４】パルス列ＰＴ中の入力パルス及びクロック
信号ＦＣは非同期的性質を持つため、パルス幅の測定に
は１つのＦＣクロック周期の大きさの最大誤差が発生す
ることがある。
信号ＦＣは非同期的性質を持つため、パルス幅の測定に
は１つのＦＣクロック周期の大きさの最大誤差が発生す
ることがある。
【００１５】時間Ｔ０において、入力パルス列ＰＴが論
理０から論理１に変化する。これによりカウンタＵ１が
始動されてクロック信号ＦＣ中のクロックパルスのカウ
ントを開始する。時間Ｔ１において、カウンタＵ１が予
めセットしたカウントＭＣ１に到達する。桁上げパルス
ＣＡ１が発生し、これによりＲ４が低レベルとなってカ
ウンタＵ４をリセットし、カウントＣ２が０に戻る。同
時に、出力信号Ｓが０に戻る。出力信号Ｓは、桁上げパ
ルスＣＡ１が発生されないと仮定すると、カウンタＵ４
のカウントＣ２がその予めセットしたカウントＭＣ２へ
到達するまでは０の状態のままである。
理０から論理１に変化する。これによりカウンタＵ１が
始動されてクロック信号ＦＣ中のクロックパルスのカウ
ントを開始する。時間Ｔ１において、カウンタＵ１が予
めセットしたカウントＭＣ１に到達する。桁上げパルス
ＣＡ１が発生し、これによりＲ４が低レベルとなってカ
ウンタＵ４をリセットし、カウントＣ２が０に戻る。同
時に、出力信号Ｓが０に戻る。出力信号Ｓは、桁上げパ
ルスＣＡ１が発生されないと仮定すると、カウンタＵ４
のカウントＣ２がその予めセットしたカウントＭＣ２へ
到達するまでは０の状態のままである。
【００１６】次に、パルス列ＰＴ中の入力パルスの幅が
カウンタＵ１で予めセットしたカウントＭＣ１により決
まるリミット以下である場合について考える。時間Ｔ２
において、パルス列ＰＴ中のパルスの立上がり縁部が上
述したようにカウンタＵ１を可能化する。この場合、パ
ルス列ＰＴ中の入力パルスはカウンタＵ１がその最終カ
ウントＭＣ１に到達する前の時間Ｔ３において低レベル
となる。パルス列ＰＴの入力パルスは低論理レベルにあ
るため、ゲートＵ６を介してカウンタＵ１をその最初の
０カウントへリセットする。カウンタＵ１は予めセット
したカウントＭＣ１に到達していないため、端子ＣＡ１
に桁上げパルスを発生しない。入力パルスの幅がその予
めセットした幅の限界内にある限り、カウンタＵ１は桁
上げパルスを発生しない。端子ＣＡ１に桁上げパルスが
存在しないため、カウンタＵ４はゲートＵ２及びＵ３を
介して可能化状態に保たれ、カウンタＵ４のカウントＣ
２が増加し続ける。カウンタＵ４は、ＴＤ ＝ Ｍ
Ｃ２／Ｆｔｄにより表わされるように、最終カウントＭ
Ｃ２と基準周波数Ｆｔｄにより決まる時間遅延ＴＤを与
える。この時間遅延期間の間カウンタＵ１の桁上げ出力
ＣＡ１に桁上げパルスが現れなければ、カウンタＵ４は
第２図の時間Ｔ４で示すように端子ＣＡ４に桁上げパル
スを発生する。端子ＣＡ４にこの桁上げパルスが発生す
ると、Ｒ／Ｓ型フリップフロップＵ７がセットされ、そ
の出力Ｓが高論理レベルへスイッチされて、最後の遅延
時間の間入力パルスの幅は予めセットしたリミットＴｍ
ａｘ内にあったことを示す。これがこの系統にランダム
ノイズに対する排除性を与える。端子Ｃ４の桁上げパル
スはまた、カウンタＵ４をＲ／Ｓ型フリップフロップＵ
７及びＡＮＤゲートＵ３を介して最初の０カウントにリ
セットする。カウンタＵ４は、上述したようにカウンタ
Ｕ１の端子ＣＡ１の桁上げパルスだけによって再び可能
化される。
カウンタＵ１で予めセットしたカウントＭＣ１により決
まるリミット以下である場合について考える。時間Ｔ２
において、パルス列ＰＴ中のパルスの立上がり縁部が上
述したようにカウンタＵ１を可能化する。この場合、パ
ルス列ＰＴ中の入力パルスはカウンタＵ１がその最終カ
ウントＭＣ１に到達する前の時間Ｔ３において低レベル
となる。パルス列ＰＴの入力パルスは低論理レベルにあ
るため、ゲートＵ６を介してカウンタＵ１をその最初の
０カウントへリセットする。カウンタＵ１は予めセット
したカウントＭＣ１に到達していないため、端子ＣＡ１
に桁上げパルスを発生しない。入力パルスの幅がその予
めセットした幅の限界内にある限り、カウンタＵ１は桁
上げパルスを発生しない。端子ＣＡ１に桁上げパルスが
存在しないため、カウンタＵ４はゲートＵ２及びＵ３を
介して可能化状態に保たれ、カウンタＵ４のカウントＣ
２が増加し続ける。カウンタＵ４は、ＴＤ ＝ Ｍ
Ｃ２／Ｆｔｄにより表わされるように、最終カウントＭ
Ｃ２と基準周波数Ｆｔｄにより決まる時間遅延ＴＤを与
える。この時間遅延期間の間カウンタＵ１の桁上げ出力
ＣＡ１に桁上げパルスが現れなければ、カウンタＵ４は
第２図の時間Ｔ４で示すように端子ＣＡ４に桁上げパル
スを発生する。端子ＣＡ４にこの桁上げパルスが発生す
ると、Ｒ／Ｓ型フリップフロップＵ７がセットされ、そ
の出力Ｓが高論理レベルへスイッチされて、最後の遅延
時間の間入力パルスの幅は予めセットしたリミットＴｍ
ａｘ内にあったことを示す。これがこの系統にランダム
ノイズに対する排除性を与える。端子Ｃ４の桁上げパル
スはまた、カウンタＵ４をＲ／Ｓ型フリップフロップＵ
７及びＡＮＤゲートＵ３を介して最初の０カウントにリ
セットする。カウンタＵ４は、上述したようにカウンタ
Ｕ１の端子ＣＡ１の桁上げパルスだけによって再び可能
化される。
【００１７】Ｑ７が高レベル（入力パルスが予めセット
したリミット内にある）にある限り、カウンタＵ４はバ
ーＱ７が低レベルでＲ４が低レベルとなるため抑止状態
にある。入力パルスの幅がカウンタＵ１がその予めセッ
トしたカウントＭＣ１を越えるに十分な値であるとき、
桁上げパルスＣＡ１が発生する。このためＲ７が低レベ
ルとなってＵ７をリセットし、Ｑ７が低レベルとなって
受け入れ可能でない状態の存在が指示される。バーＱ７
は高レベルとなるが、Ｒ４はＣＡ１が高レベルにあるた
め低レベルを維持する。ＣＡ１がＦＣの１サイクルの後
低レベルになると、Ｒ４が高レベルとなり、Ｕ４がカウ
ントを開始して時間遅延が開始される。
したリミット内にある）にある限り、カウンタＵ４はバ
ーＱ７が低レベルでＲ４が低レベルとなるため抑止状態
にある。入力パルスの幅がカウンタＵ１がその予めセッ
トしたカウントＭＣ１を越えるに十分な値であるとき、
桁上げパルスＣＡ１が発生する。このためＲ７が低レベ
ルとなってＵ７をリセットし、Ｑ７が低レベルとなって
受け入れ可能でない状態の存在が指示される。バーＱ７
は高レベルとなるが、Ｒ４はＣＡ１が高レベルにあるた
め低レベルを維持する。ＣＡ１がＦＣの１サイクルの後
低レベルになると、Ｒ４が高レベルとなり、Ｕ４がカウ
ントを開始して時間遅延が開始される。
【００１８】以上述べたことから明らかなように、本発
明は入力パルスの持続時間を順次測定するパルス列中の
パルスの幅をモニターする方法を提供する。入力パルス
の持続時間が予め選択した大きさを越えると、タイミン
グ装置がリセットされ再始動され、受け入れ可能でない
状態の存在を表わす出力信号が発生する。受入れ可能な
状態の存在を表わす出力信号は、タイミング装置が所定
の時間遅延の終了を指示すると発生する。
明は入力パルスの持続時間を順次測定するパルス列中の
パルスの幅をモニターする方法を提供する。入力パルス
の持続時間が予め選択した大きさを越えると、タイミン
グ装置がリセットされ再始動され、受け入れ可能でない
状態の存在を表わす出力信号が発生する。受入れ可能な
状態の存在を表わす出力信号は、タイミング装置が所定
の時間遅延の終了を指示すると発生する。
【００１９】以上において本発明を現在において好まし
いと思われる実施例につき説明したが、当業者には本発
明の範囲から逸脱することなく種々の変形例及び設計変
更が想倒されるであろう。したがって、頭書した特許請
求範囲はかかる変形例及び設計変更を包含するものと意
図されている。
いと思われる実施例につき説明したが、当業者には本発
明の範囲から逸脱することなく種々の変形例及び設計変
更が想倒されるであろう。したがって、頭書した特許請
求範囲はかかる変形例及び設計変更を包含するものと意
図されている。
【図１】図１は、本発明の１つの実施例によるモニター
回路のブロック図である。
回路のブロック図である。
【図２】図２は、図１の回路の動作を説明するための一
連の波形図である。
連の波形図である。
Ｕ１ 第１の予めセット可能なカウンタＵ４ 第２
の予めセット可能なカウンタＵ５ Ｄ型フリップフロ
ップ Ｕ７ Ｒ／Ｓ型フリップフロップ
の予めセット可能なカウンタＵ５ Ｄ型フリップフロ
ップ Ｕ７ Ｒ／Ｓ型フリップフロップ
Claims (6)
- 【請求項１】 パルス列中のパルスの幅をモニターす
る方法であって、所定の時間遅延を測定するタイミング
装置を始動し、パルス列中の複数のパルスの持続時間を
順次測定し、前記パルスのうちの任意のものの持続時間
が所定の大きさ以上になると前記タイミング装置をリセ
ットして再始動し、前記所定の時間遅延の終了以前にお
いて受け入れ可能でない状態の存在を表わす出力信号を
発生し、前記タイミング装置が前記所定の時間遅延の終
了を指示すると受け入れ可能な状態の存在を示す出力信
号を発生するステップよりなることを特徴とするモニタ
ー方法。 - 【請求項２】 パルス列中のパルスの持続時間を順次
測定する前記ステップが、前記パルス列中の各パルスが
第１の所定論理レベルにあるとき生じる第１のクロック
信号中の複数のクロックパルスをカウントして第１のカ
ウントを発生し、前記パルス列中の各パルスが前記第１
の所定論理レベルから第２の所定論理レベルへ変化する
と前記第１のカウントをリセットし、前記第１のカウン
トが所定の最大値に到達するとリセット信号を発生する
ステップよりなることを特徴とする請求項１に記載のモ
ニター方法。 - 【請求項３】 前記タイミング装置が第２のクロック
パルス中の複数のクロックパルスをカウントして第２の
カウントを発生し、前記タイミング装置をリセットし再
始動する前記ステップが、前記リセット信号に応答して
前記第２のカウントをリセットし、前記第２のカウント
が第２の所定の大きさに到達すると受入れ可能な状態の
存在を表わす前記出力信号を発生するステップよりなる
ことを特徴とする請求項２に記載のモニター方法。 - 【請求項４】 パルス列中のパルスの幅をモニターす
る回路であって、パルス列中の複数のパルスの持続時間
を順次測定する手段と、所定の時間遅延を測定するタイ
ミング装置と、前記パルスの任意のものの持続時間が所
定の大きさ以下であるとき前記タイミング装置を可能化
する手段と、前記パルスの任意のものの持続時間が前記
所定の大きさ以上であるとき前記タイミング装置をリセ
ットし再始動する手段と、前記所定の時間遅延の終了以
前において受け入れ可能でない状態の存在を表わす出力
信号を発生し、また前記タイミング装置が前記所定の時
間遅延の終了を指示すると受け入れ可能な状態の存在を
表わす出力信号を発生する手段とよりなることを特徴と
するモニター回路。 - 【請求項５】 パルス列中の複数のパルスの持続時間
を順次測定する前記手段が、前記パルス列中の各パルス
が第１の所定論理レベルにあるとき生じる第１のクロッ
ク信号中の複数のクロックパルスをカウントして第１の
カウントを発生する第１のカウンタと、前記パルス列中
の各パルスが前記第１の所定論理レベルから第２の所定
論理レベルへ変化すると前記第１のカウンタをリセット
する手段と、前記第１のカウントが所定の最大値に到達
するとリセット信号を発生する手段とよりなることを特
徴とする請求項４に記載のモニター回路。 - 【請求項６】 前記タイミング装置が、第２のクロッ
ク信号中の複数のクロックパルスをカウントして第２の
カウントを発生する第２のカウンタを含み、タイミング
装置を可能化する前記手段が前記リセット信号に応答し
て前記第２のカウンタをリセットする手段と、前記第２
のカウントが第２の所定の大きさに到達すると出力信号
を発生する手段とよりなることを特徴とする請求項５に
記載のモニター回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US529842 | 1990-05-29 | ||
| US07/529,842 US5027046A (en) | 1990-05-29 | 1990-05-29 | Circuit and method for monitoring voltage pulse widths |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04231882A true JPH04231882A (ja) | 1992-08-20 |
Family
ID=24111466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152446A Pending JPH04231882A (ja) | 1990-05-29 | 1991-05-28 | 電圧パルスの幅をモニターする方法及び回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5027046A (ja) |
| EP (1) | EP0459694A3 (ja) |
| JP (1) | JPH04231882A (ja) |
| KR (1) | KR910020447A (ja) |
| CN (1) | CN1056966A (ja) |
| CA (1) | CA2041325A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355024A (en) * | 1993-03-11 | 1994-10-11 | Hobart Brothers Company | Solid state frequency converter capable of misaligned parallel operation |
| US5583461A (en) * | 1994-09-19 | 1996-12-10 | Advanced Micro Devices, Inc. | Internal clock signal generation circuit having external clock detection and a selectable internal clock pulse |
| JPH11252990A (ja) * | 1998-02-27 | 1999-09-17 | Fanuc Ltd | Ｐｗｍ方式によるモータ制御装置 |
| FR2936606B1 (fr) * | 2008-10-01 | 2010-09-10 | Schneider Electric Ind Sas | Dispositif et procede de mesure de frequence dans un module automate |
| CN111487472B (zh) * | 2020-03-31 | 2022-08-05 | 北京时代民芯科技有限公司 | 一种测量单粒子瞬态脉冲宽度的电路结构 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2304229C3 (de) * | 1973-01-29 | 1978-11-02 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Speisung von Drehstrommotoren über in der Frequenz selbst- und lastgeführte statische Thyristor-Umrichter |
| US4230991A (en) * | 1978-09-11 | 1980-10-28 | Alexandre Paphitis | Digital frequency process and method using frequency shifting techniques, especially for low frequency measurements |
| US4330746A (en) * | 1979-03-29 | 1982-05-18 | Motorola Inc. | Method and apparatus for measuring received Doppler cycles for a specified period of time |
| US4400664A (en) * | 1981-05-26 | 1983-08-23 | Motorola, Inc. | Digital phase detector |
| US4486752A (en) * | 1982-03-29 | 1984-12-04 | Rockwell International Corporation | Pulse width discriminator applicable to ATC transponders |
| CU21488A1 (es) * | 1982-07-26 | 1987-06-09 | Inst Central De Investigacion | Medidor lógico |
| JPS6080786A (ja) * | 1983-10-07 | 1985-05-08 | Advantest Corp | 時間間隔測定装置 |
| DE3608440A1 (de) * | 1986-03-13 | 1987-09-24 | Mitec Moderne Ind Gmbh | Impulslaengen-diskriminator |
| US4707142A (en) * | 1986-12-05 | 1987-11-17 | Westinghouse Electric Corp. | Master clock system for a parallel variable speed constant frequency power system |
| US4849704A (en) * | 1987-04-15 | 1989-07-18 | Westinghouse Electric Corp. | Duty cycle independent phase detector |
| US4884035A (en) * | 1987-08-17 | 1989-11-28 | John Fluke Mfg. Co. Inc. | Wide range digital phase/frequency detector |
| US4864158A (en) * | 1988-01-28 | 1989-09-05 | Amtech Corporation | Rapid signal validity checking apparatus |
| EP0325670B1 (en) * | 1988-01-28 | 1990-09-26 | Hewlett-Packard GmbH | Binary signal state change detector circuit |
-
1990
- 1990-05-29 US US07/529,842 patent/US5027046A/en not_active Expired - Fee Related
-
1991
- 1991-05-02 CA CA002041325A patent/CA2041325A1/en not_active Abandoned
- 1991-05-22 EP EP19910304619 patent/EP0459694A3/en not_active Withdrawn
- 1991-05-28 KR KR1019910008720A patent/KR910020447A/ko not_active Withdrawn
- 1991-05-28 JP JP3152446A patent/JPH04231882A/ja active Pending
- 1991-05-29 CN CN91103564A patent/CN1056966A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CA2041325A1 (en) | 1991-11-30 |
| KR910020447A (ko) | 1991-12-20 |
| US5027046A (en) | 1991-06-25 |
| CN1056966A (zh) | 1991-12-11 |
| EP0459694A2 (en) | 1991-12-04 |
| EP0459694A3 (en) | 1992-07-08 |
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