JPH0298146A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0298146A JPH0298146A JP25108688A JP25108688A JPH0298146A JP H0298146 A JPH0298146 A JP H0298146A JP 25108688 A JP25108688 A JP 25108688A JP 25108688 A JP25108688 A JP 25108688A JP H0298146 A JPH0298146 A JP H0298146A
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- JP
- Japan
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- recess
- electrode
- spacer
- photoresist
- plating
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野ｊ
この発明は、半導体装置の製造方法、特にくぼみ部（１
１下、リセスという）内に電極を形成する方法に関する
ものである。
１下、リセスという）内に電極を形成する方法に関する
ものである。
〔従来の技術ｊ
第３図は従来のリセス内に電極をリフトオフ法により形
成する場合の製造フローを示す断面図である。図におい
て、半絶縁性基板α）上に、半導体活性層（２）を有す
るウェハに、写真製版によりリャスを形成すべき所に窓
があくようにフォトレジスト（３） ラパターニングす
る。その後、所望のリセス形状が得られるように、フォ
トレジスト（３）ヲマスクにしてリセスを形成する（第
３図（ａ））。その後、所望の金属を極（４）を蒸着に
より形成しく第３図（ｂ））、更に、フォトレジスト（
３）を有機溶剤等で除去することにより、リセス内のみ
に金属電極（４）を形成する（第３図（Ｃ））。第３図
（ｂ）から（ｃ）のフローをリフトオフ法と呼ぶ。（４
１）は金属電極（４）を蒸着する際にフォトレジスト（
３）に付着する蒸着金属である。
成する場合の製造フローを示す断面図である。図におい
て、半絶縁性基板α）上に、半導体活性層（２）を有す
るウェハに、写真製版によりリャスを形成すべき所に窓
があくようにフォトレジスト（３） ラパターニングす
る。その後、所望のリセス形状が得られるように、フォ
トレジスト（３）ヲマスクにしてリセスを形成する（第
３図（ａ））。その後、所望の金属を極（４）を蒸着に
より形成しく第３図（ｂ））、更に、フォトレジスト（
３）を有機溶剤等で除去することにより、リセス内のみ
に金属電極（４）を形成する（第３図（Ｃ））。第３図
（ｂ）から（ｃ）のフローをリフトオフ法と呼ぶ。（４
１）は金属電極（４）を蒸着する際にフォトレジスト（
３）に付着する蒸着金属である。
次に動作について説明する。
従来法では第３図（ｂ） Ｋ示す蒸着に際し、フォトレ
ジスト（３）上面の蒸着金属（４１）とリセス内の金属
電極（４）とがＡ部で接触しないよう蒸着を制御する必
要がある。接触すると蒸着金属（４１）と金ｇ電極（４
）が切れないため、リフトオフ性が極めて悪くなる。ま
た蒸着に際し、フォトレジスト（３）の側壁にも蒸着金
属（４１）が蒸着し、フォトレジスト（３）の窓幅は蒸
着金属（４１）の成長に応じ狭まること、及び蒸着ビー
ムが必ずしも垂直でないことにより金属電極（４）の断
面の側面形状が垂直ではなく、第３図（ｃ）に示すとと
くθ〈９０°の角をなす。フォトレジスト（３）窓の開
口部が狭まい場合、θ〈９ｏ０であると、金属ｔ ４Ｍ
（４）断面は先の細い台形となり、それ以上厚く金属
を形成することはできなくなる。
ジスト（３）上面の蒸着金属（４１）とリセス内の金属
電極（４）とがＡ部で接触しないよう蒸着を制御する必
要がある。接触すると蒸着金属（４１）と金ｇ電極（４
）が切れないため、リフトオフ性が極めて悪くなる。ま
た蒸着に際し、フォトレジスト（３）の側壁にも蒸着金
属（４１）が蒸着し、フォトレジスト（３）の窓幅は蒸
着金属（４１）の成長に応じ狭まること、及び蒸着ビー
ムが必ずしも垂直でないことにより金属電極（４）の断
面の側面形状が垂直ではなく、第３図（ｃ）に示すとと
くθ〈９０°の角をなす。フォトレジスト（３）窓の開
口部が狭まい場合、θ〈９ｏ０であると、金属ｔ ４Ｍ
（４）断面は先の細い台形となり、それ以上厚く金属
を形成することはできなくなる。
「発明が解決しようとする課題１
従来の製造方法は、以上のように行われていたので、リ
セス内に金属電極を厚く形成することができず、金属電
極の配線抵抗を低減することができないという問題があ
った。
セス内に金属電極を厚く形成することができず、金属電
極の配線抵抗を低減することができないという問題があ
った。
この発明は、上記のような問題点を解消するためになさ
れたもので、リセス内に上針に厚い金属電極を形成する
方法を提供することを目的とする。
れたもので、リセス内に上針に厚い金属電極を形成する
方法を提供することを目的とする。
〔課題を解決するための手段ｊ
この発明による半導体装置の製造方法は、スペーサをマ
スクにして半導体活性層上にリセスを設けた後、スペー
サの窓の直下以外のリセス内をレジストで埋めた後、半
導体活性層を電極にして電解めっきを行い、リセス内に
膜厚の厚い！極を形成するものである。
スクにして半導体活性層上にリセスを設けた後、スペー
サの窓の直下以外のリセス内をレジストで埋めた後、半
導体活性層を電極にして電解めっきを行い、リセス内に
膜厚の厚い！極を形成するものである。
〔作用）
この発明によれば、リセス内に膜厚の厚い電極を形成す
ることができるので、リセス内の電極の配線抵抗を低減
できる。
ることができるので、リセス内の電極の配線抵抗を低減
できる。
〔実施例１
以下、この発明の一実施例を第１図で説明する。
第１図はリセス内に電極を形成する場合の製造フローを
示す断面図、第２図はリセス内に電極を形成する他の実
施例による製造フローを示す断面図である。図において
、（１）〜（３）は第３図の従来例に示したものと同等
であるので説明を省略する。半導体活性層（２）上にＳ
ｉ ０２やＳｉＮといった誘電体膜（以下、スペーサと
呼ぶ）（５）を形成した後、写真製版によりフォトレジ
スト（３）の窓を形成し、フォトレジスト（３）をマス
クにしてリアクティブイオンエツチング（ＲＩＥ）等に
より、スペーサ（５）を異方性エツチングし、フォトレ
ジスト（３）と同一寸法ノ窓をスペーサ（５）に形成す
る。その後 所望の形状のリセスを形成（第１図（ａ）
） Ｌ、次にフォトレジスト（３）を除去する（第１
図（ｂ））。更にポジ型フォトレジスト（６）、（６１
）を全面に塗布し、次に行うめっきの際に、めっきの横
方向の成長で隣接ｉｔ極が接しないようにポジ型フォト
レジスト（６１） ；ｌｉ ルようなマスク合せを行う
。この際リセス内のスペーサ（５）がオーバーハングに
なっている箇所では露光不足となるため、リセスの側壁
にポジ型フォトレジスト（６）が残る（第１図（Ｃ））
。この後、半導体活性層（２）をマイナス側電極として
電解めっきを行う（第１図（ｄ））。めっきを所望の厚
さに形成後、スペーサ（５）をウェットエッチ等で除去
しく第１図（ｅ））、その後ポジ型フォトレジスト（６
）、（６１）を除去する（第１図（ｆ））。
示す断面図、第２図はリセス内に電極を形成する他の実
施例による製造フローを示す断面図である。図において
、（１）〜（３）は第３図の従来例に示したものと同等
であるので説明を省略する。半導体活性層（２）上にＳ
ｉ ０２やＳｉＮといった誘電体膜（以下、スペーサと
呼ぶ）（５）を形成した後、写真製版によりフォトレジ
スト（３）の窓を形成し、フォトレジスト（３）をマス
クにしてリアクティブイオンエツチング（ＲＩＥ）等に
より、スペーサ（５）を異方性エツチングし、フォトレ
ジスト（３）と同一寸法ノ窓をスペーサ（５）に形成す
る。その後 所望の形状のリセスを形成（第１図（ａ）
） Ｌ、次にフォトレジスト（３）を除去する（第１
図（ｂ））。更にポジ型フォトレジスト（６）、（６１
）を全面に塗布し、次に行うめっきの際に、めっきの横
方向の成長で隣接ｉｔ極が接しないようにポジ型フォト
レジスト（６１） ；ｌｉ ルようなマスク合せを行う
。この際リセス内のスペーサ（５）がオーバーハングに
なっている箇所では露光不足となるため、リセスの側壁
にポジ型フォトレジスト（６）が残る（第１図（Ｃ））
。この後、半導体活性層（２）をマイナス側電極として
電解めっきを行う（第１図（ｄ））。めっきを所望の厚
さに形成後、スペーサ（５）をウェットエッチ等で除去
しく第１図（ｅ））、その後ポジ型フォトレジスト（６
）、（６１）を除去する（第１図（ｆ））。
次に動作について説明する。
この発明によれば、リセス内にめっき電極（７）を形成
するに際し、リフトオフ法のような膜厚の制約はなく、
例えばリセス構造のＧａＡｓＦＥＴのゲートにこの方法
を適用した場合、ゲート長が０．３μｍで、リセス深さ
が０．２μ田とすると、リフトオフ法によれば、上記の
ような制約により、膜厚は０．３〜０．５μ田程度が製
造的限界であり、しかも断面形状は三角形に近い、上細
りの台形となった。したがってゲート長短縮と共にゲル
ト抵抗が増すので、ゲート長（Ｌｇ）短縮によるＬ’Ｅ
Ｔの性能向上をゲート抵抗の増大が阻害し、結果として
、Ｌｇ短縮効果で期待したほどのＦＥＴの性能向上が望
めなかった。しかしこの発明によれば、電極の膜厚は容
易に１μの以上にすることができ、しかも断面形状はめ
っきの性質上、Ｔ型になるので、ゲート抵抗を著しく、
低減できる。また第１図（ｃ）に示したようにリセス内
のスペーサ（５）直下にはポジ型フォトレジスト（６）
が残っているので、めっきｔ極（７）はリセス側壁等に
つくことはなく、リフトオフ法と同等の面積で形成でき
る。したがってゲート長も同一にできるので、他の特性
を変えることなく、配線抵抗（Ｒｇ）のみを低減できる
。またこのめっきの際、めつき膜厚がスペーサ（５）の
高さを越えると、上方向とほぼ同等の速さで、横方向に
もめつきは成長する。その結果、めっきｔ極（７）の断
面はＴ型となる。この際ポジ型フォトレジスト（６１）
は必ずしも必要ではないが、ポジ型フォトレジスト（６
１）によってめっきの横方向成長による隣接電極との接
触を防げる効果がある。
するに際し、リフトオフ法のような膜厚の制約はなく、
例えばリセス構造のＧａＡｓＦＥＴのゲートにこの方法
を適用した場合、ゲート長が０．３μｍで、リセス深さ
が０．２μ田とすると、リフトオフ法によれば、上記の
ような制約により、膜厚は０．３〜０．５μ田程度が製
造的限界であり、しかも断面形状は三角形に近い、上細
りの台形となった。したがってゲート長短縮と共にゲル
ト抵抗が増すので、ゲート長（Ｌｇ）短縮によるＬ’Ｅ
Ｔの性能向上をゲート抵抗の増大が阻害し、結果として
、Ｌｇ短縮効果で期待したほどのＦＥＴの性能向上が望
めなかった。しかしこの発明によれば、電極の膜厚は容
易に１μの以上にすることができ、しかも断面形状はめ
っきの性質上、Ｔ型になるので、ゲート抵抗を著しく、
低減できる。また第１図（ｃ）に示したようにリセス内
のスペーサ（５）直下にはポジ型フォトレジスト（６）
が残っているので、めっきｔ極（７）はリセス側壁等に
つくことはなく、リフトオフ法と同等の面積で形成でき
る。したがってゲート長も同一にできるので、他の特性
を変えることなく、配線抵抗（Ｒｇ）のみを低減できる
。またこのめっきの際、めつき膜厚がスペーサ（５）の
高さを越えると、上方向とほぼ同等の速さで、横方向に
もめつきは成長する。その結果、めっきｔ極（７）の断
面はＴ型となる。この際ポジ型フォトレジスト（６１）
は必ずしも必要ではないが、ポジ型フォトレジスト（６
１）によってめっきの横方向成長による隣接電極との接
触を防げる効果がある。
上記の実施例では、半導体上に直接めつきｗＬ極を形成
することＫなる。例えばＧａＡｓ Ｉｉ’ ＩＥ Ｔの
ゲート［極にこの方法を適用した場合、このめっき電極
（７）と半導体はＬｉ’ＥＴの性能を大きく左右する。
することＫなる。例えばＧａＡｓ Ｉｉ’ ＩＥ Ｔの
ゲート［極にこの方法を適用した場合、このめっき電極
（７）と半導体はＬｉ’ＥＴの性能を大きく左右する。
ショットキー接合を形成するので、従来まで蒸着により
形成したものをめっきによる接合に変えることは、ＦＥ
Ｔの性能や信頼性を変化させる恐れがあり必ずしも好ま
しくないつこの場合の解決策を与える実施例が第２図で
ある。第２図はスペーサリフトオフ法で従来のショット
キー電極（４２）を形成（第２図（ａ）〜ω））シた後
、上記実施例と同様のフローでショットキー電極（４２
）上にめっきｔ極（７）を形成する（第２図（ｃ）〜＜
ｒ＞ ＞。この際、ショットキー電極（４２）の厚さは
リセスの深さ以下であることが好ましい。第２図の方法
によれば、ショットキー特性を変化させることなくゲー
ト抵抗のみを低減できる。
形成したものをめっきによる接合に変えることは、ＦＥ
Ｔの性能や信頼性を変化させる恐れがあり必ずしも好ま
しくないつこの場合の解決策を与える実施例が第２図で
ある。第２図はスペーサリフトオフ法で従来のショット
キー電極（４２）を形成（第２図（ａ）〜ω））シた後
、上記実施例と同様のフローでショットキー電極（４２
）上にめっきｔ極（７）を形成する（第２図（ｃ）〜＜
ｒ＞ ＞。この際、ショットキー電極（４２）の厚さは
リセスの深さ以下であることが好ましい。第２図の方法
によれば、ショットキー特性を変化させることなくゲー
ト抵抗のみを低減できる。
［発明の効果１
以上のようにこの発明によれば、リセス内にＴ型断面形
状を有する厚膜電極を容易に形成できる効果がある。ま
た従来の半導体−金属接合の性質を変えることなく、上
記のことが達成できる効果がある。
状を有する厚膜電極を容易に形成できる効果がある。ま
た従来の半導体−金属接合の性質を変えることなく、上
記のことが達成できる効果がある。
第１図（ａ）〜（ｆ）はこの発明に係る半導体装置の製
造方法の一実施例でリセス内に電極を形成する場合の製
造フローを示す断面図、ｖ、２図（８）〜（ｆ）はこの
発明の他の実施例の製造フローを示す断面図、第３図Ｇ
）〜（ｃ）は従来の製造フローを示す断面図である。 図において、（１）は半絶縁性基板、（２）は半導体活
性層、（３）はフォトレジスト、（５）はスペーサ、（
６）。 （６１）はポジ型フォトレジスト、（７）はめつき１に
極、（４２）Ｈショットキー電極である。 なお、図中、同一符号は同一、又は相当部分を示す。 第１図 （ａ）
造方法の一実施例でリセス内に電極を形成する場合の製
造フローを示す断面図、ｖ、２図（８）〜（ｆ）はこの
発明の他の実施例の製造フローを示す断面図、第３図Ｇ
）〜（ｃ）は従来の製造フローを示す断面図である。 図において、（１）は半絶縁性基板、（２）は半導体活
性層、（３）はフォトレジスト、（５）はスペーサ、（
６）。 （６１）はポジ型フォトレジスト、（７）はめつき１に
極、（４２）Ｈショットキー電極である。 なお、図中、同一符号は同一、又は相当部分を示す。 第１図 （ａ）
Claims (2)
- （１）半導体活性層上に誘電体のスペーサを形成し、こ
れをフォトレジストをマスクにしてパターニングした後
、上記スペーサをマスクにして上記半導体活性層の一部
に所望の形状のくぼみ部を形成する工程、この工程の後
にポジ型フォトレジストを塗布し、所望のパターニング
を写真製版により行い、この時くぼみ部内のスペーサの
直下に上記ポジ型フォトレジストを残す工程、上記フォ
トレジスト及びスペーサをマスクにして半導体活性層を
電極に電解めつきによりくぼみ部内に電極を形成する工
程、最後に不要なスペーサ及びフォトレジストを除去す
る工程からなることを特徴とする半導体装置の製造方法
。 - （２）スペーサソフトオフ法により所望の電極をくぼみ
部内にくぼみ部の深さよりうすい膜厚で形成した後、上
記（１）項と同様の方法で、このあらかじ、め形成され
たうすいくぼみ部内の電極上のみにめつき電極を形成す
ることを特徴とする 請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25108688A JPH0298146A (ja) | 1988-10-04 | 1988-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25108688A JPH0298146A (ja) | 1988-10-04 | 1988-10-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298146A true JPH0298146A (ja) | 1990-04-10 |
Family
ID=17217432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25108688A Pending JPH0298146A (ja) | 1988-10-04 | 1988-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10115689B2 (en) | 2017-02-10 | 2018-10-30 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing the same |
-
1988
- 1988-10-04 JP JP25108688A patent/JPH0298146A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10115689B2 (en) | 2017-02-10 | 2018-10-30 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing the same |
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