JPH03100775A - スポークレジスタ生成回路 - Google Patents
スポークレジスタ生成回路Info
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- JPH03100775A JPH03100775A JP1237673A JP23767389A JPH03100775A JP H03100775 A JPH03100775 A JP H03100775A JP 1237673 A JP1237673 A JP 1237673A JP 23767389 A JP23767389 A JP 23767389A JP H03100775 A JPH03100775 A JP H03100775A
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- Japan
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- memory
- spoke
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は９画一から円・楕円等の形状を抽出するため
の一手法であるスポークフィルタを実行する回路に関す
るものである。
の一手法であるスポークフィルタを実行する回路に関す
るものである。
従来、ｆＩＩ淡画像画像円・楕円等の形状を抽出するた
めの一手法として、スポークフィルタという手法が知ら
れている。この手法は０例えば円の場合１円周上の点に
おけるエツジ方向が全て円の中心に向うことを利用した
ものであシ、エツジ方向に応じた点列から構成される線
要素（「スポーク」）を作成すると、その交差回数が円
の中心付近で増加することを利用して円全抽出するとい
うものでる。
めの一手法として、スポークフィルタという手法が知ら
れている。この手法は０例えば円の場合１円周上の点に
おけるエツジ方向が全て円の中心に向うことを利用した
ものであシ、エツジ方向に応じた点列から構成される線
要素（「スポーク」）を作成すると、その交差回数が円
の中心付近で増加することを利用して円全抽出するとい
うものでる。
このスポークフィルタという処理は、参考文献のＬｅｗ
ｓｓ Ｇ、 Ｍｉｎｏｒ ａｎｄ Ｊａｃｋ ５ｋｌａ
ｎｓｋｙｒＴｈｅ Ｄ６ｔｅＣ１ｉＯｎ ａｎｄ Ｓｅ
ｇｍｅｎｔａｔｉｏｎ ｏｆＢｌｏｂｓ ｉｎ Ｉｎｆ
ｒａｒｅｄ ＩｍａｇｅｓＪ ＩＥＥＥ Ｔｒａｎｓ
ａｎ−Ｃ１ｌＯｎｓ Ｏｒｌ ５ｙｓｔｅｍｓ、 Ｍａ
ｒｌ、 ａｎｄ Ｃｙｂｅｒｎｅｔｌｃｓ。
ｓｓ Ｇ、 Ｍｉｎｏｒ ａｎｄ Ｊａｃｋ ５ｋｌａ
ｎｓｋｙｒＴｈｅ Ｄ６ｔｅＣ１ｉＯｎ ａｎｄ Ｓｅ
ｇｍｅｎｔａｔｉｏｎ ｏｆＢｌｏｂｓ ｉｎ Ｉｎｆ
ｒａｒｅｄ ＩｍａｇｅｓＪ ＩＥＥＥ Ｔｒａｎｓ
ａｎ−Ｃ１ｌＯｎｓ Ｏｒｌ ５ｙｓｔｅｍｓ、 Ｍａ
ｒｌ、 ａｎｄ Ｃｙｂｅｒｎｅｔｌｃｓ。
ＶＯｌ、 ＳＭＣ−Ｈ，Ｎｏ、 ３． Ｍａｒｃｈ １
９８１ （１）り、 １！４−２０１）に開示されてい
るように次の３つのステップから構成される装 ■ スポークの交差状態を示す、スポークレジスタを生
成する処理 ■ スポークレジスタの内容に対して、３Ｘ３近傍にお
いて、ＯＲ演算を行った結果を表わすオアートスボーク
レジスタを生成する処理■ オアートスボークレジスタ
に表わされたスポークの交差状態によｎ、ｏｔたはＩＫ
２値化し、スポークフィルタの結果を出力するためのマ
ツピング処理 このうち、■のオアートスボークレジスタの作成は３Ｘ
３の２値の論理フィルタ処理、ｔた■のマツピング処理
は、ルックアップテーブルによる変換処Ｊｌを行う標準
的なハードウェアにょシ、リアルタイムでの実行が可能
である。
９８１ （１）り、 １！４−２０１）に開示されてい
るように次の３つのステップから構成される装 ■ スポークの交差状態を示す、スポークレジスタを生
成する処理 ■ スポークレジスタの内容に対して、３Ｘ３近傍にお
いて、ＯＲ演算を行った結果を表わすオアートスボーク
レジスタを生成する処理■ オアートスボークレジスタ
に表わされたスポークの交差状態によｎ、ｏｔたはＩＫ
２値化し、スポークフィルタの結果を出力するためのマ
ツピング処理 このうち、■のオアートスボークレジスタの作成は３Ｘ
３の２値の論理フィルタ処理、ｔた■のマツピング処理
は、ルックアップテーブルによる変換処Ｊｌを行う標準
的なハードウェアにょシ、リアルタイムでの実行が可能
である。
一方、ステップ１のスポークレジスタの生成をリアルタ
イムで実行するためのスポークレジスタ生成回路がある
。
イムで実行するためのスポークレジスタ生成回路がある
。
従来のスポークレジスタ生成回路のブロック図を示す第
６図において、（１）は、８方向に量子化され九エツジ
方向を記憶する８ビツト構成の第１メモリ、（２）は上
記第１メモリ（１）から、量子化方向１（ｉ＝Ｑ、・・
・、７）Ｋ応じた点列のエツジ方向データを同時１ｆＣ
ｉ！ｙ！み出す虎めの局所データ抽出部。
６図において、（１）は、８方向に量子化され九エツジ
方向を記憶する８ビツト構成の第１メモリ、（２）は上
記第１メモリ（１）から、量子化方向１（ｉ＝Ｑ、・・
・、７）Ｋ応じた点列のエツジ方向データを同時１ｆＣ
ｉ！ｙ！み出す虎めの局所データ抽出部。
＋３）は上記局所データ抽出部（２１から送られるエツ
ジ方向データをもとに、スポークレジスタを生成するた
めの演算を行う演算処理部、（４Ｉは上記演算処理部（
３１で生成されるスポークレジスタの内容全記憶する８
ビツト構成の第２メモリ、（５）は８ビツト構成の第１
メモリ（１）及び第２メモリ（４１のそれぞれに、＠ビ
ット平面に共通のアドレスを供給するアドレス発生部で
ある。
ジ方向データをもとに、スポークレジスタを生成するた
めの演算を行う演算処理部、（４Ｉは上記演算処理部（
３１で生成されるスポークレジスタの内容全記憶する８
ビツト構成の第２メモリ、（５）は８ビツト構成の第１
メモリ（１）及び第２メモリ（４１のそれぞれに、＠ビ
ット平面に共通のアドレスを供給するアドレス発生部で
ある。
そして、この「スポーク」内部のすべての点Ｘに対して
、ａビット構成の第２メモリ（４に記憶されているスポ
ークレジスタＲ（ｘ）のｌビット目を１にするという操
作を、全画面のエツジ方向データに対して行うことによ
〕、その最終結果が、全画面に対するスポークレジスタ
の内容となる。
、ａビット構成の第２メモリ（４に記憶されているスポ
ークレジスタＲ（ｘ）のｌビット目を１にするという操
作を、全画面のエツジ方向データに対して行うことによ
〕、その最終結果が、全画面に対するスポークレジスタ
の内容となる。
（ただし、初期状塾では、スポークレジスタのすべての
ビットはＯとする。） いま、注目点Ｘに対するスポークレジスタＲ（ｘｉのｌ
ビット目に１があるということは、逆に見れば、第１４
図のように点ｘ＝（ｘ、ｙ）から、方向ｉと逆方向［８
画素だけ離れ九長さＬ画素の「逆スポークｊを作成する
と、その内部の点Ｕ＝（Ｕ。
ビットはＯとする。） いま、注目点Ｘに対するスポークレジスタＲ（ｘｉのｌ
ビット目に１があるということは、逆に見れば、第１４
図のように点ｘ＝（ｘ、ｙ）から、方向ｉと逆方向［８
画素だけ離れ九長さＬ画素の「逆スポークｊを作成する
と、その内部の点Ｕ＝（Ｕ。
Ｖ ）
の少なくとも１つに、エツジ方向Ｉｔ ｔである点が存
在するということである。
在するということである。
エツジ方向は、第１２図に示すようにＯから７までの８
方向に量子化されておシ、量子化方向が１のとき、ｌビ
ット目のみ１とし、他のビットはすべてＯとする。第１
３図のような８ビット表現で、第１メモリ（１）に記憶
されているとする。この第１メモリ＋１）上の点Ｕ＝（
Ｕ、Ｖ）におけるエツジ方向がｉのとき１点ｕＫ対して
、ｉの方向ＫＳ画素だけ離れた長さしの「スポーク」を
作成すると、その内部の点翼＝（ｘ、ｙ）は のように表わされる。
方向に量子化されておシ、量子化方向が１のとき、ｌビ
ット目のみ１とし、他のビットはすべてＯとする。第１
３図のような８ビット表現で、第１メモリ（１）に記憶
されているとする。この第１メモリ＋１）上の点Ｕ＝（
Ｕ、Ｖ）におけるエツジ方向がｉのとき１点ｕＫ対して
、ｉの方向ＫＳ画素だけ離れた長さしの「スポーク」を
作成すると、その内部の点翼＝（ｘ、ｙ）は のように表わされる。
０立０．Δｙｏ）＝（−ｔ−ｏ）ｅ （ＡＸｌ、Δｙ
１）：（−１，−１）（Ｎ２．Δｙ２）＝（０，−１）
、 （Δｘ３．Δｙｓ）＝（Ｌ １）（７□４．Δ
ｙ４）＝（１，０）、 （怠５．Δ）’５）＝（Ｌｌ
）（Ｎ６．Δｙ６）＝（Ｏｓ１）−（越７．Δｙ７）＝
（−１、１）すなわち、エツジ方向データを記憶する第
１メモリ（１）をアドレス発生部（５）が供給するアド
レスを用いて順次走置することによシ１局所データ抽出
部（２１が注目点Ｘから量子化方向ｉに応じて伸びた８
種頌の「逆スポーク」内部の点のエツジ方向データを同
時に読み出す。そして、それぞれの量子化方向ｉに対し
て演算処理部（３）が量子化方向ｉに応じ九「逆スポー
ク」内部の、少なくとも１つに。
１）：（−１，−１）（Ｎ２．Δｙ２）＝（０，−１）
、 （Δｘ３．Δｙｓ）＝（Ｌ １）（７□４．Δ
ｙ４）＝（１，０）、 （怠５．Δ）’５）＝（Ｌｌ
）（Ｎ６．Δｙ６）＝（Ｏｓ１）−（越７．Δｙ７）＝
（−１、１）すなわち、エツジ方向データを記憶する第
１メモリ（１）をアドレス発生部（５）が供給するアド
レスを用いて順次走置することによシ１局所データ抽出
部（２１が注目点Ｘから量子化方向ｉに応じて伸びた８
種頌の「逆スポーク」内部の点のエツジ方向データを同
時に読み出す。そして、それぞれの量子化方向ｉに対し
て演算処理部（３）が量子化方向ｉに応じ九「逆スポー
ク」内部の、少なくとも１つに。
エツジ方向がｉである点が存在するかどうかを判断し、
もし存在すれ＃：１′１を、存在しなければ０を出力す
る。この演算処理部（３１の出力結果を、°スポークレ
ジスタの内容を記憶する第２メモリ１４１上の注目点Ｘ
のｉビット目の個として書き込む。第１メモリｉｌ＋に
記憶されているエツジ方向データが。
もし存在すれ＃：１′１を、存在しなければ０を出力す
る。この演算処理部（３１の出力結果を、°スポークレ
ジスタの内容を記憶する第２メモリ１４１上の注目点Ｘ
のｉビット目の個として書き込む。第１メモリｉｌ＋に
記憶されているエツジ方向データが。
第１３図のような８ビツト表現で表わされているとき、
上記の操作は、各ビットごとに独立な並列処理となる。
上記の操作は、各ビットごとに独立な並列処理となる。
第７図は第６図のスポークレジスタ生成回路における局
所データ抽出部を示す回路構成図である。
所データ抽出部を示す回路構成図である。
図においてのは１ライン分のデータを保持するシフトレ
ジスタ、 ｃｌｎは各点のデータを保持するラッチであ
る。第１図に示すように、２Ｍ個のシフトレジスタ（１
）及び、 （２Ｍ＋１）Ｘ（２Ｍ−Ｈ）個のラッチ＋
２１１をマトリックス状Ｋが置した構成により、（２Ｍ
＋１ ） Ｘ （２Ｍ＋１ ） の局所データが保持
できる。
ジスタ、 ｃｌｎは各点のデータを保持するラッチであ
る。第１図に示すように、２Ｍ個のシフトレジスタ（１
）及び、 （２Ｍ＋１）Ｘ（２Ｍ−Ｈ）個のラッチ＋
２１１をマトリックス状Ｋが置した構成により、（２Ｍ
＋１ ） Ｘ （２Ｍ＋１ ） の局所データが保持
できる。
ここでＭ≧Ｓ＋Ｌとする。すなわち、エツジ方向が記憶
されている第１メモリ（１）を、アドレス発生部（５＋
が供給するアドレス（ｔｙ、ｖ）を用いて、 １−次走
査してい（ことによシ０局所データ抽出部１！＋の各ラ
ッチＣｌ１ｌ Ｋ ｔｉｔ、 第１メモリ＋１１のｉビ
ット平面上の４点（Ｕ、 Ｖ）、 （Ｕ−２Ｍ、 Ｖ）
、 （Ｕ、 Ｖ−２Ｍ）。
されている第１メモリ（１）を、アドレス発生部（５＋
が供給するアドレス（ｔｙ、ｖ）を用いて、 １−次走
査してい（ことによシ０局所データ抽出部１！＋の各ラ
ッチＣｌ１ｌ Ｋ ｔｉｔ、 第１メモリ＋１１のｉビ
ット平面上の４点（Ｕ、 Ｖ）、 （Ｕ−２Ｍ、 Ｖ）
、 （Ｕ、 Ｖ−２Ｍ）。
（Ｕ−２Ｍ、 Ｖ−２Ｍ）Ｃ）ｌ’３部の（２Ｍ＋１）
Ｘ（２Ｍ＋１）の局所領域のデータが保持される。この
うち、演算処理部（３１に送られるデータは１ビット平
面においては、第１５図の斜線部分で示され九点ｕｓｋ
＝（ｕ、ｖ） （ｋ＝１． ”・、 Ｍ）のデータであ
る。
Ｘ（２Ｍ＋１）の局所領域のデータが保持される。この
うち、演算処理部（３１に送られるデータは１ビット平
面においては、第１５図の斜線部分で示され九点ｕｓｋ
＝（ｕ、ｖ） （ｋ＝１． ”・、 Ｍ）のデータであ
る。
また第８図は、第６図のスポークレジスタ生成回路にお
ける演算処理部を示す回路構成図である。
ける演算処理部を示す回路構成図である。
第８図Ｋｉ？いて、 ｃＩｐ＃：ｔ、局所データ抽出部
（２）から送られるｉビット平面におけるエツジ方向デ
ータＩＣ（ｕｔｋ） （ｋ＝ １．−、 ｐａ ）（Ｄ
うち、「逆スポーク」内部の点のデータだけを有効にす
るためのＭビット構成のマスクレジスタ、（至）は、上
記エツジ方向データＫ（ｕｉｋ）（ｋ＝１． ・・・、
Ｍ） とマスクレジスタＣ１１１の内容ＭＲｋ （ｋ＝
＝１ 、・・・、Ｍ）との対応するビット間で、ＡＮＤ
演算を行５ＡＮＤ回路。
（２）から送られるｉビット平面におけるエツジ方向デ
ータＩＣ（ｕｔｋ） （ｋ＝ １．−、 ｐａ ）（Ｄ
うち、「逆スポーク」内部の点のデータだけを有効にす
るためのＭビット構成のマスクレジスタ、（至）は、上
記エツジ方向データＫ（ｕｉｋ）（ｋ＝１． ・・・、
Ｍ） とマスクレジスタＣ１１１の内容ＭＲｋ （ｋ＝
＝１ 、・・・、Ｍ）との対応するビット間で、ＡＮＤ
演算を行５ＡＮＤ回路。
（至）はＭ個のＡＮＤ回路（至）の出力に対してＯＲ演
算を行うＭ入力−１出力のＯＲ回路である。
算を行うＭ入力−１出力のＯＲ回路である。
なおマスクレジスタＧυの内容ＭＲｋ（ｋ＝１．・・・
Ｍ）は、 Ｓ、 Ｌの値に応じて次のように設定す
る。
Ｍ）は、 Ｓ、 Ｌの値に応じて次のように設定す
る。
また、ｉビット平面の注目点（ｘ、Ｙ）（各ビットとも
共通）は、０式でに＝ｊとおき、■式と比較することＫ
よシ９次のようになる。
共通）は、０式でに＝ｊとおき、■式と比較することＫ
よシ９次のようになる。
このとき、ＯＲ回回路の出力は、上記注目点（Ｘ、Ｙ）
に対する「逆スポーク」の内部に、 エツジ方向がｉの
点が、少なくとも１つ存在するとき１とな汎存在しない
とき０となる。このＯＲ回路（至）の出力結果が第２メ
モリ（４）へ送られる。
に対する「逆スポーク」の内部に、 エツジ方向がｉの
点が、少なくとも１つ存在するとき１とな汎存在しない
とき０となる。このＯＲ回路（至）の出力結果が第２メ
モリ（４）へ送られる。
また第９図は、第６図のスポークレジスタ生成回路に、
おけるアドレス発生部を示す回路構成図である。図にお
いて、 （５１）は、第１メモリ（１）及び第２メモ
リ（４１のそれぞれに、各ビット平面に共通のアドレス
を供給するアドレス発生回路１及び２、 （５２）は
アドレス発生回路（５１）の制御信号である。クロック
（ＣＬＫ）と、水平ロード信号（箱１）と、垂直ロード
信号（ＶＬＤ）ｔ−発生するタイミング発生回路である
。
おけるアドレス発生部を示す回路構成図である。図にお
いて、 （５１）は、第１メモリ（１）及び第２メモ
リ（４１のそれぞれに、各ビット平面に共通のアドレス
を供給するアドレス発生回路１及び２、 （５２）は
アドレス発生回路（５１）の制御信号である。クロック
（ＣＬＫ）と、水平ロード信号（箱１）と、垂直ロード
信号（ＶＬＤ）ｔ−発生するタイミング発生回路である
。
例えば、第１メモリ＋１１及び第２メモリ（４１のサイ
ズが２５＠Ｘ２５ｇ画素とすると、第１１１Ｖのような
制御信号（ＣＬＫ、ＨＬＤ、ＶＬＤ）’ｊ−１イミング
発生回−（５２）によ多発生する。 アドレス発生回路
（ｓ＋）ｄ、第１０図に示すように、ＩＩビットラッチ
２個からなるスタートアドレスレジスタ（５■）と８ビ
ツトカウンタ２個からなるアドレスカウンタ（５１２）
とで構成され、水平ロード信号（ｉτ）と垂直ロード（
ＶＬＤ）によジスタートアドレスレジスタ（５＋１）の
内容をアドレスカウンタ（５１２） にロードした後
、（同期式ロードとする）、水平方向にはクロック（Ｃ
ＬＫ）で、垂直方向には水平ロード信号（ＨＬＤ）でカ
ウントアツプし、それぞれ水平、垂直のアドレスを発生
する。
ズが２５＠Ｘ２５ｇ画素とすると、第１１１Ｖのような
制御信号（ＣＬＫ、ＨＬＤ、ＶＬＤ）’ｊ−１イミング
発生回−（５２）によ多発生する。 アドレス発生回路
（ｓ＋）ｄ、第１０図に示すように、ＩＩビットラッチ
２個からなるスタートアドレスレジスタ（５■）と８ビ
ツトカウンタ２個からなるアドレスカウンタ（５１２）
とで構成され、水平ロード信号（ｉτ）と垂直ロード（
ＶＬＤ）によジスタートアドレスレジスタ（５＋１）の
内容をアドレスカウンタ（５１２） にロードした後
、（同期式ロードとする）、水平方向にはクロック（Ｃ
ＬＫ）で、垂直方向には水平ロード信号（ＨＬＤ）でカ
ウントアツプし、それぞれ水平、垂直のアドレスを発生
する。
第１メモリ（１１に対しては、アドレス発生回路１（５
１）のスタートアドレスレジスタ（５１１）を（０゜０
）Ｋ設定してアドレス（Ｕ、 Ｖ）を発生し、 第２
メモリ（４に対してはアドレス発生回路２（５１）のス
タートアドレスレジヌタ（５１１）を（−Ｍ、 −Ｍ）
に設定して、アドレス（ｘ、ｙ）を発生するようにｆｔ
Ｌば、（Ｘ、Ｙ）＃ｉ注目点のアドレスとなる。
１）のスタートアドレスレジスタ（５１１）を（０゜０
）Ｋ設定してアドレス（Ｕ、 Ｖ）を発生し、 第２
メモリ（４に対してはアドレス発生回路２（５１）のス
タートアドレスレジヌタ（５１１）を（−Ｍ、 −Ｍ）
に設定して、アドレス（ｘ、ｙ）を発生するようにｆｔ
Ｌば、（Ｘ、Ｙ）＃ｉ注目点のアドレスとなる。
このようＫして、各ビット平面での演算処理部（３１の
出力結果を、第２メモリ１４１の各ビット平面上の注目
点（Ｘ、Ｙ）に順次書き込んでいくこと釦よ見金画面に
対するスポークレジスタが生成できる。
出力結果を、第２メモリ１４１の各ビット平面上の注目
点（Ｘ、Ｙ）に順次書き込んでいくこと釦よ見金画面に
対するスポークレジスタが生成できる。
従来のスポークレジスタ生成回路は上記のように構成さ
れているので１局所データ抽出部において（２Ｍ＋１）
Ｘ（２Ｍ＋１）の局所データを保持する必要があり、ス
ポークレジスタ生成回路の規模が大きくなる問題があっ
た。
れているので１局所データ抽出部において（２Ｍ＋１）
Ｘ（２Ｍ＋１）の局所データを保持する必要があり、ス
ポークレジスタ生成回路の規模が大きくなる問題があっ
た。
本発明は上記のような問題を解決するためになされたも
のであシ、従来に比べて小型のスポークレジスタ生成回
路ｔ−得ることを目的とする。
のであシ、従来に比べて小型のスポークレジスタ生成回
路ｔ−得ることを目的とする。
〔Ｉ！１ｌＩｉｌｉｌ！を解決するための手段〕本発明
に係るスポークレジスタ生成回路においては、第１メモ
リｍ儂の閉ループ形状の量子化されたエツジ方向を記憶
して０局所データ抽出部が前記第１メモリから量子化方
向に応じ要点列のエツジ方向データを同時に読み出して
、演算処理部が前記局所データ抽出部から送られるエツ
ジ方向データをもとくスポークレジスタを生成して、第
２メモリが前記演算処理部から生成されるスポークレジ
スタの内容を記憶してアドレス発生部が。
に係るスポークレジスタ生成回路においては、第１メモ
リｍ儂の閉ループ形状の量子化されたエツジ方向を記憶
して０局所データ抽出部が前記第１メモリから量子化方
向に応じ要点列のエツジ方向データを同時に読み出して
、演算処理部が前記局所データ抽出部から送られるエツ
ジ方向データをもとくスポークレジスタを生成して、第
２メモリが前記演算処理部から生成されるスポークレジ
スタの内容を記憶してアドレス発生部が。
前記第１メモリ及び前記第２メモリの一方には各ビット
平面に共通のアドレスを供給し、他方には各ビット平面
ととに異なるアドレスを供給するものである。
平面に共通のアドレスを供給し、他方には各ビット平面
ととに異なるアドレスを供給するものである。
上記の様に構成されたスポークレジスタ生成回路は、ア
ドレス発生部が前記第１メモリ及び前記第２メ七リ一方
には各ビット平面に共通のアドレスを供給して、他方に
は各ビット平面ごとに異なるアドレスを供給する。
ドレス発生部が前記第１メモリ及び前記第２メ七リ一方
には各ビット平面に共通のアドレスを供給して、他方に
は各ビット平面ごとに異なるアドレスを供給する。
第１図は１例えば、エツジ方向を８方向く量子化した場
合についての、この発明の実施例でめるスポークレジス
タ生成回路の全体構成を示す図である。図において、（
！）は、・方向に量子化されたエツジ方向を記憶する８
ビツト構成の第１メモリ。
合についての、この発明の実施例でめるスポークレジス
タ生成回路の全体構成を示す図である。図において、（
！）は、・方向に量子化されたエツジ方向を記憶する８
ビツト構成の第１メモリ。
（２１は、上記第１メモリ（１）から量子化方向１（ｉ
＝Ｏ０・・・ ７）Ｋ応じ要点列のエツジ方向データを
同時に絖み出す喪めの局所データ抽出部、 （３１＃ｉ
上記局所データ抽出部偉）から送られるエツジ方向デー
タをもとく、スポークレジスタを生成するための演算管
行う演算処理部、（４＋は上記演算処理部（３１で生成
されるスポークレジスタの内容を記憶する一ピット構成
の第２メモリ、（５＋は８ビツト構成の第１メモリ（１
）には各ビット平面とも共通のアドレスを供給し、Ｓビ
ット構成の＃１！２メモリ（４１には各ビット平面ごと
に異なるアドレスを供給するアドレス発矢部である。
＝Ｏ０・・・ ７）Ｋ応じ要点列のエツジ方向データを
同時に絖み出す喪めの局所データ抽出部、 （３１＃ｉ
上記局所データ抽出部偉）から送られるエツジ方向デー
タをもとく、スポークレジスタを生成するための演算管
行う演算処理部、（４＋は上記演算処理部（３１で生成
されるスポークレジスタの内容を記憶する一ピット構成
の第２メモリ、（５＋は８ビツト構成の第１メモリ（１
）には各ビット平面とも共通のアドレスを供給し、Ｓビ
ット構成の＃１！２メモリ（４１には各ビット平面ごと
に異なるアドレスを供給するアドレス発矢部である。
以下、各部の構成及びその動作について説明する。
本発明の実施例であるスポークレジスタ生成回路におけ
る局所データ抽出部は、第１図に示された従来のスポー
クレジスタ生成回路における局所データ抽出部において
、Ｍ’−１個のシフトレジスター及び、Ｍ’ＸＭ’個の
ラッチ（２１１ｆｔマトリツクス状に配置した構成によ
り、 Ｍ’ Ｘ Ｍ’ の局所データが保持できるよ
うＫしたものである。ここでＭ′≧Ｌとする。すなわち
、エツジ方向が記憶されている第１メモリ（Ｉｌ′ｆｔ
、アドレス発生部（５）が供給するアドレス（Ｕ、Ｖ）
を用ｈ″″ｃ狛次走査していくことによシ１局所データ
抽出部（２１の各ラッチ１２ＩｌＫは、第１メモリ＋１
１の凰ビット平面上の４点（ｕ、 ｖ）、 （Ｕ−Ｍ’
−）−１，Ｖ）、 （υ、Ｖ−Ｍ’＋１ ）、 （Ｕ−
Ｍ’ ＋１． Ｖ−Ｍ’ ＋１ ） Ｏ内部＋７）Ｍ’
ＸＭ’の局所領域のデータが保持される。このうち、演
算処理部（３１に送られるデータは、直ピット平面にお
いては、第５図の斜縁部分で示された点りムに＝（ｕ、
ｖ ） （ｋ＝ｔ、 −、Ｍ’ ）のデータである。
る局所データ抽出部は、第１図に示された従来のスポー
クレジスタ生成回路における局所データ抽出部において
、Ｍ’−１個のシフトレジスター及び、Ｍ’ＸＭ’個の
ラッチ（２１１ｆｔマトリツクス状に配置した構成によ
り、 Ｍ’ Ｘ Ｍ’ の局所データが保持できるよ
うＫしたものである。ここでＭ′≧Ｌとする。すなわち
、エツジ方向が記憶されている第１メモリ（Ｉｌ′ｆｔ
、アドレス発生部（５）が供給するアドレス（Ｕ、Ｖ）
を用ｈ″″ｃ狛次走査していくことによシ１局所データ
抽出部（２１の各ラッチ１２ＩｌＫは、第１メモリ＋１
１の凰ビット平面上の４点（ｕ、 ｖ）、 （Ｕ−Ｍ’
−）−１，Ｖ）、 （υ、Ｖ−Ｍ’＋１ ）、 （Ｕ−
Ｍ’ ＋１． Ｖ−Ｍ’ ＋１ ） Ｏ内部＋７）Ｍ’
ＸＭ’の局所領域のデータが保持される。このうち、演
算処理部（３１に送られるデータは、直ピット平面にお
いては、第５図の斜縁部分で示された点りムに＝（ｕ、
ｖ ） （ｋ＝ｔ、 −、Ｍ’ ）のデータである。
また０本発明の実施例であるスポークレジスタ生成回路
にかける演算処理部は、第８図に示された従来のヌポー
クレジヌタ生成回跡における演算処理部と同様であ〕２
Ｍ′ビット構成のマスクレジスタ（ｌｆｔ、 Ｍ’個の
ＡＮＤ回路（至）０Ｍ′人カー１出方のＯＲ回路（至）
から構成される。なお、マスクレジｘ１６Ｄｏ内容ＭＲ
ｋ （ｋ＝ １．−Ｍ’ ）は、ｓ。
にかける演算処理部は、第８図に示された従来のヌポー
クレジヌタ生成回跡における演算処理部と同様であ〕２
Ｍ′ビット構成のマスクレジスタ（ｌｆｔ、 Ｍ’個の
ＡＮＤ回路（至）０Ｍ′人カー１出方のＯＲ回路（至）
から構成される。なお、マスクレジｘ１６Ｄｏ内容ＭＲ
ｋ （ｋ＝ １．−Ｍ’ ）は、ｓ。
Ｌの値に応じて次のように設定する。
また、ｉビット平面の注目点（ＸｈＹｔ）は０式でに＝
ｊ−ｓとおき、■式と比較することＫよシ。
ｊ−ｓとおき、■式と比較することＫよシ。
次のようＫなる。
このとき、ＯＲ回路Ωの出力は、上記注目点（ＸｈＹｔ
）Ｋ対する「逆ヌボーク」 の内部に。
）Ｋ対する「逆ヌボーク」 の内部に。
エツジ方向がｉの点が少なくとも１つ存在するとき１と
な）、存在しないときＯとなる。このＯＲ回路■の出力
結果が第２メモ！ｊ １４１へ送られる。
な）、存在しないときＯとなる。このＯＲ回路■の出力
結果が第２メモ！ｊ １４１へ送られる。
ま次第２図は１本発明の実施例であるヌボークレジスタ
生成回路におけるアドレス発生部を示す回路構成図であ
る。
生成回路におけるアドレス発生部を示す回路構成図であ
る。
図において（５υ＃：を第１メモリ（１）の各ビット平
面に共通のアドレスを供給するアドレス発生回路１及び
、第２メモリ（４１の各ビット平面ととに異なるアドレ
スを供給するアドレス発生回路２．０〜１７゜（５２）
はタイミング発生回路である。
面に共通のアドレスを供給するアドレス発生回路１及び
、第２メモリ（４１の各ビット平面ととに異なるアドレ
スを供給するアドレス発生回路２．０〜１７゜（５２）
はタイミング発生回路である。
第１メモリ（１３Ｋ対しては、アドレス発生回路１（Ｓ
＋）のスタートアドレスレジスタ（５１１）を（０゜０
）Ｋ設定して、アドレス（Ｕ、Ｖ）を発生し。
＋）のスタートアドレスレジスタ（５１１）を（０゜０
）Ｋ設定して、アドレス（Ｕ、Ｖ）を発生し。
第２メモリ（４１０１ビット平面に対しては、それぞれ
、アドレス発生回路２． １ （５１）のスタートアド
レスレジスタ（５■）管 （−ｍ＋Δｘ １ ・（Ｓ ＋ｍ＋ １ ） 、−ｍ＋
ΔＹ１（Ｓ＋ｍ＋１））Ｋ設定して、アドレス（ｘｉ、
Ｙｌ）（ｉ；ｏ、・・・、Ｔ）を発生すれば・ （Ｘｔ
＋Ｙｉ）は注目点のアドレスとなる。
、アドレス発生回路２． １ （５１）のスタートアド
レスレジスタ（５■）管 （−ｍ＋Δｘ １ ・（Ｓ ＋ｍ＋ １ ） 、−ｍ＋
ΔＹ１（Ｓ＋ｍ＋１））Ｋ設定して、アドレス（ｘｉ、
Ｙｌ）（ｉ；ｏ、・・・、Ｔ）を発生すれば・ （Ｘｔ
＋Ｙｉ）は注目点のアドレスとなる。
このようにして、各ビット平面での演算処理部（８１の
出力結果を、・第２メモリ（４１の各ビット早面上の注
目点（恥＊ Ｙｌ） （’ ＝Ｏｓ・・・、７）に順次
書き込んでいくことにより、全画面に対するスポークレ
ジヌタが生成できる。
出力結果を、・第２メモリ（４１の各ビット早面上の注
目点（恥＊ Ｙｌ） （’ ＝Ｏｓ・・・、７）に順次
書き込んでいくことにより、全画面に対するスポークレ
ジヌタが生成できる。
なお上記実施例では、アドレス発生部（５）において、
第１メモリ（ｌｌＫ対しては、各ビット平面に共通のア
ドレスを供給し、第２メモリ（４１に対しては。
第１メモリ（ｌｌＫ対しては、各ビット平面に共通のア
ドレスを供給し、第２メモリ（４１に対しては。
各ビット平面ととに異なるアドレスを供給する場合につ
いて説明したが、逆に、第１メモリ（１）Ｋ対しては、
ｑ！ｒビット平面ごとに異なるアドレスを供給し、第２
メモリ（４１に対しては、各ビット平面に共通のアドレ
スを供給するようにしても、同様の効果を奏する。第３
図は１本発明の他の実施例であるスポークレジスタ生成
回路の全体構成を示す図、第４図は、このスポークレジ
スタ生成回路におけるアドレス発生部の回路構成図であ
る。第４図において、 （Ｓ＋）は９ｍ１メモリ（１
）の各ビット平面ごとに異なるアドレスを供給するアド
レス発生回路１．０〜１．７及び、第２メモリ＋４１の
各ビット平面に共通のアドレスを供給するアドレス発生
回路２゜（５２）はタイミング発生回路である。
いて説明したが、逆に、第１メモリ（１）Ｋ対しては、
ｑ！ｒビット平面ごとに異なるアドレスを供給し、第２
メモリ（４１に対しては、各ビット平面に共通のアドレ
スを供給するようにしても、同様の効果を奏する。第３
図は１本発明の他の実施例であるスポークレジスタ生成
回路の全体構成を示す図、第４図は、このスポークレジ
スタ生成回路におけるアドレス発生部の回路構成図であ
る。第４図において、 （Ｓ＋）は９ｍ１メモリ（１
）の各ビット平面ごとに異なるアドレスを供給するアド
レス発生回路１．０〜１．７及び、第２メモリ＋４１の
各ビット平面に共通のアドレスを供給するアドレス発生
回路２゜（５２）はタイミング発生回路である。
いま、第１メモリ（１）の五ビット平面に供給するアド
レスを（Ｕｌ、ｖｔ）（ｉ＝＝Ｑ、・ 、７）、第２メ
モリ（４１の各ビット平面に共通に送るアドレスを（ｘ
、Ｙ）とすると、０式よ） となる。したがって 第１メモリ（１）のｉビット平（ＩＫ対しては、それぞ
れ、アドレス発生回路１．１（５１）のスタートアドレ
スレジスタ（５１１）を（ｍ−ΔＸｌ −（Ｓ＋ｍ＋
１ ）。
レスを（Ｕｌ、ｖｔ）（ｉ＝＝Ｑ、・ 、７）、第２メ
モリ（４１の各ビット平面に共通に送るアドレスを（ｘ
、Ｙ）とすると、０式よ） となる。したがって 第１メモリ（１）のｉビット平（ＩＫ対しては、それぞ
れ、アドレス発生回路１．１（５１）のスタートアドレ
スレジスタ（５１１）を（ｍ−ΔＸｌ −（Ｓ＋ｍ＋
１ ）。
ｍ−Δｙｓ ・（Ｓ＋ｍ＋１））Ｋｏ定して、７）’Ｌ
／、Ｋ（υ簾、Ｖ１）（オ＝０．・・・、１）を発生し
、 ｓ２メモリ（４１に対しては、アドレス発生回路２
（５１）のスタートアドレスレジスタ（５１１）を（
０，０）に設定して、アドレス（ｘ、ｙ）を発生すれは
よい。
／、Ｋ（υ簾、Ｖ１）（オ＝０．・・・、１）を発生し
、 ｓ２メモリ（４１に対しては、アドレス発生回路２
（５１）のスタートアドレスレジスタ（５１１）を（
０，０）に設定して、アドレス（ｘ、ｙ）を発生すれは
よい。
以上のように、この発明によればアドレス発生部におい
て第１メモリ及び第２メモリの一万に対して各ビット平
面ごとに異なるアドレスを供給することによって９局所
データ他出部において保持すべきエツジ方向データ領域
を減少させることができるので９回路規模を非常に小さ
くできるという効果がある。
て第１メモリ及び第２メモリの一万に対して各ビット平
面ごとに異なるアドレスを供給することによって９局所
データ他出部において保持すべきエツジ方向データ領域
を減少させることができるので９回路規模を非常に小さ
くできるという効果がある。
第１図は１本発明の実施例であるスポークレジスタ生成
回路の全体構成図、第２図は６本発明のアドレス発生部
を示す回路構成図、第３図は本発明の他の実施例を示す
スポークレジスタ生成回路の全体構成図、第４図は本発
明の他の実施例を示すスポークレジスタ生成回路のアド
レス発生部を示す回路構成口、第５図は０本発明の局所
データ抽出部から演算処理部に送るデータの状態を示す
図、第６図は従来のスポークレジスタ生成回路の全体構
成図、第１図は従来のスポークレジスタ生成回路の局所
データ抽出部を示す回路構成図０ｍ８図は従来のスポー
クレジスタ生成回路の演算処理部を示す回路構成図、第
９図は従来のスポークレジスタ生成回路のアドレス発生
部を示す回路構成図、第１０図は従来のスポークレジス
タ生成回路のアドレス発生部におけるアドレス発生回路
を示す回路構成図、第１１図はタイミング発生回路が発
生する制御信号を示す信号状態図、第１２図はエツジの
量子化方向の説明図、第１３図はエツジ方向のビット表
現を示す図、第１４図及び第１５図は局所のデータ抽出
部から演算処理部に送る従来のスポークレジスタ生成回
路によるデータの状態を示す図である。 因において（すは第１メモリ、（２）は局所データ抽出
部、（３田演算処理部、（４）は第２メモリ、＋５１は
アドレス発生部である。 なか２図中、同一符号は、同−又は相当部分を示す。
回路の全体構成図、第２図は６本発明のアドレス発生部
を示す回路構成図、第３図は本発明の他の実施例を示す
スポークレジスタ生成回路の全体構成図、第４図は本発
明の他の実施例を示すスポークレジスタ生成回路のアド
レス発生部を示す回路構成口、第５図は０本発明の局所
データ抽出部から演算処理部に送るデータの状態を示す
図、第６図は従来のスポークレジスタ生成回路の全体構
成図、第１図は従来のスポークレジスタ生成回路の局所
データ抽出部を示す回路構成図０ｍ８図は従来のスポー
クレジスタ生成回路の演算処理部を示す回路構成図、第
９図は従来のスポークレジスタ生成回路のアドレス発生
部を示す回路構成図、第１０図は従来のスポークレジス
タ生成回路のアドレス発生部におけるアドレス発生回路
を示す回路構成図、第１１図はタイミング発生回路が発
生する制御信号を示す信号状態図、第１２図はエツジの
量子化方向の説明図、第１３図はエツジ方向のビット表
現を示す図、第１４図及び第１５図は局所のデータ抽出
部から演算処理部に送る従来のスポークレジスタ生成回
路によるデータの状態を示す図である。 因において（すは第１メモリ、（２）は局所データ抽出
部、（３田演算処理部、（４）は第２メモリ、＋５１は
アドレス発生部である。 なか２図中、同一符号は、同−又は相当部分を示す。
Claims (1)
- 画像の閉ループ形状の量子化されたエッジ方向を記憶す
る第１メモリと、この第１メモリから量子化方向に応じ
た点列のエッジ方向データを同時に読み出す局所データ
抽出部と、この局所データ抽出部から送られるエッジ方
向データをもとにスポークレジスタを生成する演算を行
う演算処理部と、この演算処理部から生成されるスポー
クレジスタの内容を記憶する第２メモリと、前記第１メ
モリ及び前記第２メモリの一方には各ビット平面に共通
のアドレスを供給し、他方には各ビット平面ごとに異な
るアドレスを供給するアドレス発生部とを備えた事を特
徴とするスポークレジスタ生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237673A JP2861105B2 (ja) | 1989-09-13 | 1989-09-13 | スポークレジスタ生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237673A JP2861105B2 (ja) | 1989-09-13 | 1989-09-13 | スポークレジスタ生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03100775A true JPH03100775A (ja) | 1991-04-25 |
| JP2861105B2 JP2861105B2 (ja) | 1999-02-24 |
Family
ID=17018815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1237673A Expired - Lifetime JP2861105B2 (ja) | 1989-09-13 | 1989-09-13 | スポークレジスタ生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861105B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05319800A (ja) * | 1992-05-22 | 1993-12-03 | Nippon Sharyo Seizo Kaisha Ltd | 高所作業車 |
-
1989
- 1989-09-13 JP JP1237673A patent/JP2861105B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05319800A (ja) * | 1992-05-22 | 1993-12-03 | Nippon Sharyo Seizo Kaisha Ltd | 高所作業車 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2861105B2 (ja) | 1999-02-24 |
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