JPH03100992A - 改良されたビット線等化装置を有するメモリ - Google Patents
改良されたビット線等化装置を有するメモリInfo
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- JPH03100992A JPH03100992A JP2235493A JP23549390A JPH03100992A JP H03100992 A JPH03100992 A JP H03100992A JP 2235493 A JP2235493 A JP 2235493A JP 23549390 A JP23549390 A JP 23549390A JP H03100992 A JPH03100992 A JP H03100992A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、一般的に読取りモードと書込みモードを有す
る記憶装置（メモリ）に関し、更に詳しくは、データ・
ビットをメモリ・セルに記憶し、相補形（ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ）信号線対を介してこれらのメモリ・セ
ルにデータを供給し、そこからデータの受取る記憶装置
に関する。
る記憶装置（メモリ）に関し、更に詳しくは、データ・
ビットをメモリ・セルに記憶し、相補形（ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ）信号線対を介してこれらのメモリ・セ
ルにデータを供給し、そこからデータの受取る記憶装置
に関する。
（従来の技術）
ＭＯ８型スタティック・ランダム・アクセス・メモリ（
ＳＲＡＭ）の場合、メモリ・セルのデータ・ヒツトは一
般的に２本のビット線の間の差動電圧として表わされる
信号によって読取りおよび書込みが行なわれる。多数の
メモリ・セルが１対のビット線に結合されメモリの列を
形成し、各メモリ・セルは列の１つの行に位置する。各
メモリ・セルは行と列との交点に独自のアドレスを有す
る。ビット線対は一般的にメモリ・セルからのデータの
読取りとメモリ・セルに対するデータの書込みの両方に
使用される。
ＳＲＡＭ）の場合、メモリ・セルのデータ・ヒツトは一
般的に２本のビット線の間の差動電圧として表わされる
信号によって読取りおよび書込みが行なわれる。多数の
メモリ・セルが１対のビット線に結合されメモリの列を
形成し、各メモリ・セルは列の１つの行に位置する。各
メモリ・セルは行と列との交点に独自のアドレスを有す
る。ビット線対は一般的にメモリ・セルからのデータの
読取りとメモリ・セルに対するデータの書込みの両方に
使用される。
（発明が解決しようとする手段）
この様な方法で差動ビット線対を使用すると、ある種の
問題を生じる。１倍（×１）メモリの場合について考察
する。×１メモリはアドレス当たり１ビットを読取りま
たは記憶するように構成され、同様に、×８メモリはア
ドレス当たり８ビットを読取りまたは記憶するように構
成される。×１メモリで書込み周期が開始された場合、
データ・ビットがこのメモリに供給され、アドレスはこ
のデータ・ビットを書き込むメモリ・セルの１個を選択
する。このデータ・ビットはメモリ内で受け取られ、１
対の書込み包括的データ線に対して駆動され、このデー
タ線はメモリの一端から他端へ、さらにデコードを行っ
て、選択された１対のビット線へと伸びる。データ・ビ
ットは２本のビット線間の差動電圧として１対のビット
線に対して駆動される。この差動電圧は選択したメモリ
・セルに存在す、る値を上書きするのに十分な大きざで
ある。一般的に、ビット線の差動電圧は約３ボルトであ
る。読取り期間の場合、選択されたメモリ・セルは選択
されたメモリ・セル内に記憶されたデータ・ビットをビ
ット線対上に差動的に置き、読取り期間におけるその差
動電圧は約３００ミリ・ボルトである。
問題を生じる。１倍（×１）メモリの場合について考察
する。×１メモリはアドレス当たり１ビットを読取りま
たは記憶するように構成され、同様に、×８メモリはア
ドレス当たり８ビットを読取りまたは記憶するように構
成される。×１メモリで書込み周期が開始された場合、
データ・ビットがこのメモリに供給され、アドレスはこ
のデータ・ビットを書き込むメモリ・セルの１個を選択
する。このデータ・ビットはメモリ内で受け取られ、１
対の書込み包括的データ線に対して駆動され、このデー
タ線はメモリの一端から他端へ、さらにデコードを行っ
て、選択された１対のビット線へと伸びる。データ・ビ
ットは２本のビット線間の差動電圧として１対のビット
線に対して駆動される。この差動電圧は選択したメモリ
・セルに存在す、る値を上書きするのに十分な大きざで
ある。一般的に、ビット線の差動電圧は約３ボルトであ
る。読取り期間の場合、選択されたメモリ・セルは選択
されたメモリ・セル内に記憶されたデータ・ビットをビ
ット線対上に差動的に置き、読取り期間におけるその差
動電圧は約３００ミリ・ボルトである。
書込み期間が完了し、読取り期間が開始した場合に問題
が発生する。書込み期間の終了時にビット線対に残る差
動電圧は、続いて起こる書込み期間に誤ってメモリに書
き込まれないように十分低いレベルに低下させなければ
ならない。ビット線対の差動電圧はまた、読取り周期が
不必要に延長されないように素早く低下しなければなら
ない。
が発生する。書込み期間の終了時にビット線対に残る差
動電圧は、続いて起こる書込み期間に誤ってメモリに書
き込まれないように十分低いレベルに低下させなければ
ならない。ビット線対の差動電圧はまた、読取り周期が
不必要に延長されないように素早く低下しなければなら
ない。
このプロセスを等化と呼ぶ（ｅｑ（Ｊａ ｌ １Ｚａｔ
１ｏｎ）。等化は、ビット線対の第１ビット線をこの
ビット線対の第２ビット線に結合しその結果両ビット線
の電圧を互いに近付けるのと、両方の線を一般的に５ボ
ルトの電源電圧端子ＶＤＤである基準電圧に結合するの
とのいずれか、または両方を含む。しかし、これを実現
したとしても、データが上書きされないように、また読
取り期間に正しいデータが素早く検出されるように、等
化はビット線対の第１および第２ビット線の電圧を十分
近い値にしなければならない。ビット線対の電圧を素早
く等化するための等化回路の要件は、ＴＷＨＡＸとして
周知のタイミング規格、すなわち書込み信号が高すなわ
ち不活性のときから読取り期間の開始としてのアドレス
の変化を表わすアドレス無効の間に実施される。ＳＲＡ
Ｍは非常に早い読取りアクセス時間、およびこれに対応
してＴＷＨＡＸに対する改良された値を必要とする。
１ｏｎ）。等化は、ビット線対の第１ビット線をこの
ビット線対の第２ビット線に結合しその結果両ビット線
の電圧を互いに近付けるのと、両方の線を一般的に５ボ
ルトの電源電圧端子ＶＤＤである基準電圧に結合するの
とのいずれか、または両方を含む。しかし、これを実現
したとしても、データが上書きされないように、また読
取り期間に正しいデータが素早く検出されるように、等
化はビット線対の第１および第２ビット線の電圧を十分
近い値にしなければならない。ビット線対の電圧を素早
く等化するための等化回路の要件は、ＴＷＨＡＸとして
周知のタイミング規格、すなわち書込み信号が高すなわ
ち不活性のときから読取り期間の開始としてのアドレス
の変化を表わすアドレス無効の間に実施される。ＳＲＡ
Ｍは非常に早い読取りアクセス時間、およびこれに対応
してＴＷＨＡＸに対する改良された値を必要とする。
一般的に、等化は各ビット線対にビット線負荷として周
知の回路を設けることによって実現される。書込み期間
の終了時に、ビット線負荷は第１ビット線をビット線対
の第２ビット線に結合するか、各ビット線をｖＤＤのよ
うな電源電圧端子に結合するか、またはこれらの両方を
行う。速度が必要とされるため、ビット線上の容量性負
荷は無意味ではなく、このような容量とビット線の抵抗
によって生じる立上がり時間はビット線が等化する速度
を制限する。容量は導体の面積に比例するので、メモリ
のサイズが増加するにしたがって、容量は増加する。ビ
ット線負荷によって等化を行う一般的な方法では、メモ
リ・セルの面積が減少するという別の問題が発生する。
知の回路を設けることによって実現される。書込み期間
の終了時に、ビット線負荷は第１ビット線をビット線対
の第２ビット線に結合するか、各ビット線をｖＤＤのよ
うな電源電圧端子に結合するか、またはこれらの両方を
行う。速度が必要とされるため、ビット線上の容量性負
荷は無意味ではなく、このような容量とビット線の抵抗
によって生じる立上がり時間はビット線が等化する速度
を制限する。容量は導体の面積に比例するので、メモリ
のサイズが増加するにしたがって、容量は増加する。ビ
ット線負荷によって等化を行う一般的な方法では、メモ
リ・セルの面積が減少するという別の問題が発生する。
多数のメモリ・セルを結合した列は互いに接近して位置
している。
している。
ビット線負荷によって列の幅を増加させないためには、
ビット線負荷は列内のメモリ・セルの幅以内でなければ
ならない。この要件はビット線負荷のトランジスタのサ
イズを制約し、等化をより遅く進行させＴＷＩ（ＡＸを
悪化させる。包括的データ線を介してビット線を等化す
る装置は、アベ仙による「ランダム・アクセス・メモリ
用の検出線に電荷をかけるシステムＪと表記された米国
特許番号筒４，１１０．８４０＠に示唆されている。
ビット線負荷は列内のメモリ・セルの幅以内でなければ
ならない。この要件はビット線負荷のトランジスタのサ
イズを制約し、等化をより遅く進行させＴＷＩ（ＡＸを
悪化させる。包括的データ線を介してビット線を等化す
る装置は、アベ仙による「ランダム・アクセス・メモリ
用の検出線に電荷をかけるシステムＪと表記された米国
特許番号筒４，１１０．８４０＠に示唆されている。
アベ他によって使用された包括的データ線は、多数のビ
ット線対に結合され、読取り期間（データを検出するの
に使用される。しかし、メモリ・サイズが大きくなって
いるので、この方法による価値は少なくなっているが、
その理由は、読取り期間において、ビット線対の容量の
大きさが包括的データ線の長さによって増加され、この
ことによって、この様な負荷によって行われる等化が大
巾に遅くなるからである。
ット線対に結合され、読取り期間（データを検出するの
に使用される。しかし、メモリ・サイズが大きくなって
いるので、この方法による価値は少なくなっているが、
その理由は、読取り期間において、ビット線対の容量の
大きさが包括的データ線の長さによって増加され、この
ことによって、この様な負荷によって行われる等化が大
巾に遅くなるからである。
従って、本発明の目的は改良されたビット線等化装置を
有するメモリを提供することである。
有するメモリを提供することである。
本発明の他の目的は、書込み期間から読取り期間への遷
移を早く行わせるためにビット線対の電圧を等化する方
法を提供することである。
移を早く行わせるためにビット線対の電圧を等化する方
法を提供することである。
（課題を解決するための手段）
本発明のこれらおよび他の目的を実行する場合、１つの
形態として、読取り期間と書込み期間を行うメモリが提
供され、このメモリは複数のメモリ・セル、行デコーダ
、第１等化部１列アドレス部。
形態として、読取り期間と書込み期間を行うメモリが提
供され、このメモリは複数のメモリ・セル、行デコーダ
、第１等化部１列アドレス部。
書込みデータ線デコーダおよび第２等化部によって構成
される。
される。
（作用）
複数のメモリ・セルはワード線とビット線対の交点に位
置する。各メモリ・セルの結合されているワード線が起
動された場合、各メモリ・セルは、読取り期間中に選択
された場合、そこに記憶されているデータ・ピットに応
じてメモリ・セルの結合されるビット線対に差動電圧を
供給し、占込み期間中に選択された場合、メモリ・セル
の結合されているビット線対の差動電圧に応じてデータ
・ビットを記憶する。行デコーダはワード線に結合され
、第１アドレスを受け、これに応じてワード線を起動す
る。第１等化部はビット線対に結合され、書込み周期の
終了に応じてビット線対の第１ビット線と第２ビット線
との間の電圧を等化する。
置する。各メモリ・セルの結合されているワード線が起
動された場合、各メモリ・セルは、読取り期間中に選択
された場合、そこに記憶されているデータ・ピットに応
じてメモリ・セルの結合されるビット線対に差動電圧を
供給し、占込み期間中に選択された場合、メモリ・セル
の結合されているビット線対の差動電圧に応じてデータ
・ビットを記憶する。行デコーダはワード線に結合され
、第１アドレスを受け、これに応じてワード線を起動す
る。第１等化部はビット線対に結合され、書込み周期の
終了に応じてビット線対の第１ビット線と第２ビット線
との間の電圧を等化する。
列アドレス部は複数のビット線対に結合され、第２アド
レスに応じて１組のビット線対を選択し、各組のビット
線対を読取り期間に応じて対応する包括的データ線対に
結合する。書込みデータ線デコーダは前記１組のビット
線対に結合され、書込み期間に応じて前記１組のビット
線対の各ビット線対を対応する書込みデータ線対に結合
する。第２等化部は、書込みデータ線デコーダに結合さ
れ、書込み周期の終了に応じて、各書込みデータ線対の
第１書込みデータ線と第２書込みデータ線との間の電圧
を等化して前記１組のビット線対の電圧をさらに等化す
る。
レスに応じて１組のビット線対を選択し、各組のビット
線対を読取り期間に応じて対応する包括的データ線対に
結合する。書込みデータ線デコーダは前記１組のビット
線対に結合され、書込み期間に応じて前記１組のビット
線対の各ビット線対を対応する書込みデータ線対に結合
する。第２等化部は、書込みデータ線デコーダに結合さ
れ、書込み周期の終了に応じて、各書込みデータ線対の
第１書込みデータ線と第２書込みデータ線との間の電圧
を等化して前記１組のビット線対の電圧をさらに等化す
る。
（実施例）
第１図に示すのは、本発明によるメモリ１０である。一
般的に、メモリ１０はアドレス・バッファ／デコーダ２
５．メモリ・ブロック１１．データＩ１０回路２０，１
対の包括的データ線３０および１対の包括的書込みデー
タ線４０によって構成される。メモリ・ブロック１１は
メモリ・ブロックの代表として示され、他にもメモリ・
ブロックが存在してもよい。メモリ・ブロック１１はメ
モリ・アレイ１２２行デコーダ１４１列ロジック／デコ
ーダ１６およびビット線等化ブロック１８によって構成
される。メモリ・アレイ１２は２５６のワード線と１２
８ビットの線対およびワード線とビット線対との交点に
位置するメモリ・セルによって構成される。第１図に示
すのはワード線５２とビット線対５４との交点に位置す
る代表的なメモリ・セル５０である。ビット線対５４は
第１ビット線５６および第２ビット線５８によって構成
される。包括的データ線対３０は、第１包括的データ線
３２および第２包括的データ線３４によって構成される
。書込み用包括的データ線対４０は、第１包括的書込み
データ線４２および第２包括的書込みデータ線４４によ
って構成される。
般的に、メモリ１０はアドレス・バッファ／デコーダ２
５．メモリ・ブロック１１．データＩ１０回路２０，１
対の包括的データ線３０および１対の包括的書込みデー
タ線４０によって構成される。メモリ・ブロック１１は
メモリ・ブロックの代表として示され、他にもメモリ・
ブロックが存在してもよい。メモリ・ブロック１１はメ
モリ・アレイ１２２行デコーダ１４１列ロジック／デコ
ーダ１６およびビット線等化ブロック１８によって構成
される。メモリ・アレイ１２は２５６のワード線と１２
８ビットの線対およびワード線とビット線対との交点に
位置するメモリ・セルによって構成される。第１図に示
すのはワード線５２とビット線対５４との交点に位置す
る代表的なメモリ・セル５０である。ビット線対５４は
第１ビット線５６および第２ビット線５８によって構成
される。包括的データ線対３０は、第１包括的データ線
３２および第２包括的データ線３４によって構成される
。書込み用包括的データ線対４０は、第１包括的書込み
データ線４２および第２包括的書込みデータ線４４によ
って構成される。
アドレス・バッファ／デコーダ２５は、アドレス線ＡＯ
，Ａ１．Ａ２．Ａ３．Ａ４．Ａ５．Ａ６゜Ａ７．Ａ８．
Ａ９．Ａ１０．Ａ１１．Ａ１２のアドレスを受ける。ア
ドレス・バッファ／デコーダ２５は、また信号＊ＷＢＩ
と声ｃｓｒを受ける。
，Ａ１．Ａ２．Ａ３．Ａ４．Ａ５．Ａ６゜Ａ７．Ａ８．
Ａ９．Ａ１０．Ａ１１．Ａ１２のアドレスを受ける。ア
ドレス・バッファ／デコーダ２５は、また信号＊ＷＢＩ
と声ｃｓｒを受ける。
信号の前に付はアスタリスク（＊）は信号が論理して活
性であることを示す。アドレス・バッファ／デコーダ２
５は、ブロック選択信号ＢＳＯ，行アドレスＲＯ，Ｒ１
，Ｒ２，Ｒ３，Ｒ４，Ｒ５゜Ｒ６，Ｒ７および等化信号
ＥＱを供給する。一般的なＳＲＡＭはメモリ・ブロック
１１以外にアドレス・ブロックを有する。このような場
合、アドレス・バッファ／デコーダ２５は、またメモリ
１０に他の全てのメモリ・ブロック用のブロック選択信
号を供給する。
性であることを示す。アドレス・バッファ／デコーダ２
５は、ブロック選択信号ＢＳＯ，行アドレスＲＯ，Ｒ１
，Ｒ２，Ｒ３，Ｒ４，Ｒ５゜Ｒ６，Ｒ７および等化信号
ＥＱを供給する。一般的なＳＲＡＭはメモリ・ブロック
１１以外にアドレス・ブロックを有する。このような場
合、アドレス・バッファ／デコーダ２５は、またメモリ
１０に他の全てのメモリ・ブロック用のブロック選択信
号を供給する。
メモリ・ブロック１１では、行デコーダ１４はブロック
選択信号８３０と行アドレスＲＯないしＲ７を受け、２
５６ワード線を供給する。メモリ・アレイ１２は行デコ
ーダ１４から２５６のワード線を受ける。メモリ・アレ
イ１２のメモリ・セルは、２５６ワード線と１２８ビッ
ト線対との交点に位置し、ワード線とビット線対に結合
される。
選択信号８３０と行アドレスＲＯないしＲ７を受け、２
５６ワード線を供給する。メモリ・アレイ１２は行デコ
ーダ１４から２５６のワード線を受ける。メモリ・アレ
イ１２のメモリ・セルは、２５６ワード線と１２８ビッ
ト線対との交点に位置し、ワード線とビット線対に結合
される。
各ビット線対はメモリ１０の書込み期間中メモリ・セル
に対する入力として機能し、読込み期間中は出力として
機能する。代表的なメモリ・セル５０が図示されている
。メモリ・セル５０は、ワード線５２とビット線対５４
に結合される。ビット線等化ブロック１８はアドレス・
バッファ／デコーダ２５からの信号ＥＱを受け、メモリ
・アレイ１２の１２８ビット線対のそれぞれに結合され
る。列ロジック／デコーダ１６は、列アドレスＣ＊ ０、Ｃ１，Ｃ２，Ｃ４，ＷＢＩ、＊Ｃ３Ｉを受信する。
に対する入力として機能し、読込み期間中は出力として
機能する。代表的なメモリ・セル５０が図示されている
。メモリ・セル５０は、ワード線５２とビット線対５４
に結合される。ビット線等化ブロック１８はアドレス・
バッファ／デコーダ２５からの信号ＥＱを受け、メモリ
・アレイ１２の１２８ビット線対のそれぞれに結合され
る。列ロジック／デコーダ１６は、列アドレスＣ＊ ０、Ｃ１，Ｃ２，Ｃ４，ＷＢＩ、＊Ｃ３Ｉを受信する。
列ロジック／デコーダ１６は代表的なビット線対５４を
含む各ビット線対に結合されると共に包括的データ線対
３０と包括的書込みデータ線対４０に結合される。デー
タ１１０回路２０は、包括的データ線対３０の信号ＧＤ
ＬＯ，＊ＧＤＬＯ，＊ＷＢ、＊Ｃ３および入力／出力信
号ＤＯ２Ｄ１．Ｄ２．Ｄ３．Ｄ４．Ｄ５．Ｄ６．Ｄ７を
受信し、信７５ ＷＢＩ、 ＊Ｃ３Ｉ、ＷＧＤＬＯ，＊
口＊ ＷＧＤＬＯを包括的書込みデータ線対４０に供給する。
含む各ビット線対に結合されると共に包括的データ線対
３０と包括的書込みデータ線対４０に結合される。デー
タ１１０回路２０は、包括的データ線対３０の信号ＧＤ
ＬＯ，＊ＧＤＬＯ，＊ＷＢ、＊Ｃ３および入力／出力信
号ＤＯ２Ｄ１．Ｄ２．Ｄ３．Ｄ４．Ｄ５．Ｄ６．Ｄ７を
受信し、信７５ ＷＢＩ、 ＊Ｃ３Ｉ、ＷＧＤＬＯ，＊
口＊ ＷＧＤＬＯを包括的書込みデータ線対４０に供給する。
好適な実施例の場合、メモリ１０は×８メモリとして構
成される。しかし、メモリ１０は×４メモリまたは×１
メモリとして、構成することもできる。信号ＧＤＬＯ，
＊ＧＤＬＯ，ＷＧＤＬＯ，＊ＷＧＤＬＯはデータ・ビッ
トＤｏに対する信号を表わし、データ・ビットＤ１ない
しＤ７に対応する信号に対応する他の信号は図を判り易
くするため図示しない。同様に、残りの７本の包括的デ
ータ線対と包括的書込みデータ線対も図示しない。
成される。しかし、メモリ１０は×４メモリまたは×１
メモリとして、構成することもできる。信号ＧＤＬＯ，
＊ＧＤＬＯ，ＷＧＤＬＯ，＊ＷＧＤＬＯはデータ・ビッ
トＤｏに対する信号を表わし、データ・ビットＤ１ない
しＤ７に対応する信号に対応する他の信号は図を判り易
くするため図示しない。同様に、残りの７本の包括的デ
ータ線対と包括的書込みデータ線対も図示しない。
アドレス・バッファ／デコーダ２５は３２ブロツクの１
つを選択するのに十分なアドレス・ビットを受信する。
つを選択するのに十分なアドレス・ビットを受信する。
数の異なるブロック、サイズの異なるブロックおよび異
なった幅も使用することができることは明らかである。
なった幅も使用することができることは明らかである。
基本動作では、アドレス・バッファ／デコーダ２５は、
メモリ１０の読取りまたは書込み期間中アドレスＩＡＯ
ないしＡ１２のアドレスを受ける。
メモリ１０の読取りまたは書込み期間中アドレスＩＡＯ
ないしＡ１２のアドレスを受ける。
読取り期間では、＊Ｃ８Ｉが肯定され＊ＷＢＩは否定さ
れ、書込み期間では、＊Ｃ８Ｉと＊ＷＢ Ｉの両方が肯
定される。信号＊ＷＢ１．＊Ｃ３Ｉは入力信号＊ＷＢ、
＊Ｃ８からバッファされ、それぞれ実質的に同じ信号で
おる。信号ＢＳＯはＡＯないしＡ１２からデコードされ
、肯定された場合、メモリ・ブロック１１を起動する。
れ、書込み期間では、＊Ｃ８Ｉと＊ＷＢ Ｉの両方が肯
定される。信号＊ＷＢ１．＊Ｃ３Ｉは入力信号＊ＷＢ、
＊Ｃ８からバッファされ、それぞれ実質的に同じ信号で
おる。信号ＢＳＯはＡＯないしＡ１２からデコードされ
、肯定された場合、メモリ・ブロック１１を起動する。
次に行デコーダ１４は、信号ＲＯないしＲ７の行アドレ
スに応じて１本のワード線を起動する。読取り期間中、
起動されたワード線に結合された各メモリ・セルが選択
され、その出力をビット線対の差動電圧として結合する
。例えば、行アドレスＲＯないしＲ７がワード線５２を
起動した場合、メモリ・セル５０が選択され、メモリ・
セル５０に記憶されたビットをビット線対５４に結合す
る。全ての１２８のビット線対は、読取り期間中起動さ
れたワード線に結合されたメモリ・セルによって駆動さ
れる。ビット線対の信号は差動電圧であって、読取り周
期中の差動電圧は約３００ミリ・ボルトである。
スに応じて１本のワード線を起動する。読取り期間中、
起動されたワード線に結合された各メモリ・セルが選択
され、その出力をビット線対の差動電圧として結合する
。例えば、行アドレスＲＯないしＲ７がワード線５２を
起動した場合、メモリ・セル５０が選択され、メモリ・
セル５０に記憶されたビットをビット線対５４に結合す
る。全ての１２８のビット線対は、読取り期間中起動さ
れたワード線に結合されたメモリ・セルによって駆動さ
れる。ビット線対の信号は差動電圧であって、読取り周
期中の差動電圧は約３００ミリ・ボルトである。
列ロジック／デコーダ１６は、列アドレスＧＯないしＣ
３に基づいて１２８ビット線対の中の８本を選択する。
３に基づいて１２８ビット線対の中の８本を選択する。
＊Ｃ８Ｉは、列ロジック／デコーダ１６に動作が開始さ
れたという情報を供給し、＊ＷＢ■は読取り期間または
書込み期間が進行中か否かを決定する。列アドレスに基
づいてビット線対の中の８本をデコードした後、列ロジ
ック／デコーダ１６は選択された８本のビット線対のそ
れぞれを対応する包括的データ線対に結合し、その信号
を増幅する。＊Ｃ８Ｉと＊ＷＢＩに応じて、デー９１１
０回路２０は各包括的データ線対の差動信号を受け、こ
れをシングル・エンデッド信号に変換し、ＤＯないしＤ
７を出力する。
れたという情報を供給し、＊ＷＢ■は読取り期間または
書込み期間が進行中か否かを決定する。列アドレスに基
づいてビット線対の中の８本をデコードした後、列ロジ
ック／デコーダ１６は選択された８本のビット線対のそ
れぞれを対応する包括的データ線対に結合し、その信号
を増幅する。＊Ｃ８Ｉと＊ＷＢＩに応じて、デー９１１
０回路２０は各包括的データ線対の差動信号を受け、こ
れをシングル・エンデッド信号に変換し、ＤＯないしＤ
７を出力する。
書込み期間中は、データの流れは基本的に逆になる。書
込み期間は＊Ｃ８Ｉと＊ＷＢ■両方が活性となることに
よって表わされる。デー９１１０回路２０はＤｏないし
Ｄ７を受け、各データ信号を８本の対応する包括的書込
みデータ線対の差動信号として駆動する。包括的書込み
データ線対４０は、Ｄｏに基づいてデー９１１０回路２
０によって駆動される。包括的書込みデータ線対４０は
、メモリ１０の包括的書込みデータ線対をそれぞれ表わ
す。＊Ｃ３Ｉ、＊ＷＢＩおよび列アドレスに応じ−て、
列ロジック／デコーダ１６は８本の包括的書込みデータ
線対を選択されたビット線対に結合する。行デコーダ１
４はワード線を起動し、入力データは起動されたワード
線と選択されたビット線対との交点に位置したメモリ・
セルに駆動される。読取り期間の場合のように、起動さ
れたワード線に位置するメモリ・セルはビット線対に出
力を結合する。しかし、列ロジック／デコーダ１６によ
ってビット線対で駆動される差動電圧はメモリ・セルの
駆動電圧よりも太き（、メモリ・セルに記憶されたビッ
トをオーバーライドする。
込み期間は＊Ｃ８Ｉと＊ＷＢ■両方が活性となることに
よって表わされる。デー９１１０回路２０はＤｏないし
Ｄ７を受け、各データ信号を８本の対応する包括的書込
みデータ線対の差動信号として駆動する。包括的書込み
データ線対４０は、Ｄｏに基づいてデー９１１０回路２
０によって駆動される。包括的書込みデータ線対４０は
、メモリ１０の包括的書込みデータ線対をそれぞれ表わ
す。＊Ｃ３Ｉ、＊ＷＢＩおよび列アドレスに応じ−て、
列ロジック／デコーダ１６は８本の包括的書込みデータ
線対を選択されたビット線対に結合する。行デコーダ１
４はワード線を起動し、入力データは起動されたワード
線と選択されたビット線対との交点に位置したメモリ・
セルに駆動される。読取り期間の場合のように、起動さ
れたワード線に位置するメモリ・セルはビット線対に出
力を結合する。しかし、列ロジック／デコーダ１６によ
ってビット線対で駆動される差動電圧はメモリ・セルの
駆動電圧よりも太き（、メモリ・セルに記憶されたビッ
トをオーバーライドする。
書込み周期中にビット線対に駆動される差動電圧は約３
．０ボルトである。ビット線対の等化は、第１等化部と
して機能するビット線等化ブロック１８によって一部実
現され、また一部は第２等化部として機能する列ロジッ
ク／デコーダ１６によって実現される。第２図は、書込
み期間後にビット線対を等化する場合のビット線等化ブ
ロック１８および列ロジック／デコーダ１６の動作を示
す。
．０ボルトである。ビット線対の等化は、第１等化部と
して機能するビット線等化ブロック１８によって一部実
現され、また一部は第２等化部として機能する列ロジッ
ク／デコーダ１６によって実現される。第２図は、書込
み期間後にビット線対を等化する場合のビット線等化ブ
ロック１８および列ロジック／デコーダ１６の動作を示
す。
第２図は、第１図のメモリ１０の部分ブロック図および
部分回路図である。第２図は、−船釣に包括的データ線
対３０．包括的書込みデータ線対４０、メモリ・セル５
０．ワード線５２．ビット線対５４．ビット線負荷６０
．Ｎチャンネル・トランジスタ７０．Ｐチャンネル・ト
ランジスタ９０、Ｎチャンネル・トランジスタ７１．Ｐ
チャンネル・トランジスタ９１．小型増幅器７２．増幅
器７３．Ｎチャンネル・トランジスタ７４．Ｎチャンネ
ル・トランジスタ７５．Ｎチャンネル・トランジスタ７
６、Ｎチャンネル・トランジスタ７７、デコーダ７９．
および書込みデータ線負荷８０によって構成される。第
１図と共通の部品には同様の番号が付けられる。ビット
線負荷６０はＮチャンネル・トランジスタ６２．Ｎチャ
ンネル・トランジスタ６３．Ｎチャンネル・トランジス
タ６４．Ｎチャンネル・トランジスタ６５．Ｎチャンネ
ル・トランジスタ６６によって構成される。
部分回路図である。第２図は、−船釣に包括的データ線
対３０．包括的書込みデータ線対４０、メモリ・セル５
０．ワード線５２．ビット線対５４．ビット線負荷６０
．Ｎチャンネル・トランジスタ７０．Ｐチャンネル・ト
ランジスタ９０、Ｎチャンネル・トランジスタ７１．Ｐ
チャンネル・トランジスタ９１．小型増幅器７２．増幅
器７３．Ｎチャンネル・トランジスタ７４．Ｎチャンネ
ル・トランジスタ７５．Ｎチャンネル・トランジスタ７
６、Ｎチャンネル・トランジスタ７７、デコーダ７９．
および書込みデータ線負荷８０によって構成される。第
１図と共通の部品には同様の番号が付けられる。ビット
線負荷６０はＮチャンネル・トランジスタ６２．Ｎチャ
ンネル・トランジスタ６３．Ｎチャンネル・トランジス
タ６４．Ｎチャンネル・トランジスタ６５．Ｎチャンネ
ル・トランジスタ６６によって構成される。
書込みデータ線負荷８０はＮチャンネル・トランジスタ
８２．Ｎチャンネル・トランジスタ８３゜Ｎチャンネル
・トランジスタ８４．インバータ８６、インバータ８８
によって構成される。
８２．Ｎチャンネル・トランジスタ８３゜Ｎチャンネル
・トランジスタ８４．インバータ８６、インバータ８８
によって構成される。
ビット線負荷６０において、トランジスタ６２はビット
線５６に結合したソース、信号ＥＱを受けるゲートおよ
びビット線５８に結合されたドレインを有する。トラン
ジスタ６３はＶＤＤに結合されたトレイン、ｖＤＤに結
合されたゲートおよびビット線５６に結合されたソース
を有する。トランジスタ６４はＶＤＤに結合されたドレ
イン。
線５６に結合したソース、信号ＥＱを受けるゲートおよ
びビット線５８に結合されたドレインを有する。トラン
ジスタ６３はＶＤＤに結合されたトレイン、ｖＤＤに結
合されたゲートおよびビット線５６に結合されたソース
を有する。トランジスタ６４はＶＤＤに結合されたドレ
イン。
信号ＥＱを受けるためのゲートおよびビット線５６に結
合されたソースを有する。トランジスタ６５は、ｖＤＤ
に結合されたドレイン、信号ＥＱに結合されたゲートお
よびビット線５８に結合されたソースを有する。トラン
ジスタ６６は、ｖＤＤに結合されたトレイン、ＶＤＤに
結合されたゲートおよびビット線５８に結合されたソー
スを有する。
合されたソースを有する。トランジスタ６５は、ｖＤＤ
に結合されたドレイン、信号ＥＱに結合されたゲートお
よびビット線５８に結合されたソースを有する。トラン
ジスタ６６は、ｖＤＤに結合されたトレイン、ＶＤＤに
結合されたゲートおよびビット線５８に結合されたソー
スを有する。
トランジスタ７０は、ビット線５６に結合されたドレイ
ン、信号ＣＯＬを受けるゲートおよびソースを有する。
ン、信号ＣＯＬを受けるゲートおよびソースを有する。
トランジスタ９０は、ビット線５６に結合されたソース
、信号＊ＣＯＬを受けるゲートおよびトランジスタ７０
のソースに結合されたトレインを有する。トランジスタ
７０のソースは、書込み期間中データ線信号ＤＬを受け
、読取り期間中ＤＬを供給する。トランジスタ７１は、
ヒツト線５８に結合されたドレイン、信号ＣＯＬを受け
るゲートおよびソースを有する。トランジスタ９１は、
ビット線５８に結合されたソース。
、信号＊ＣＯＬを受けるゲートおよびトランジスタ７０
のソースに結合されたトレインを有する。トランジスタ
７０のソースは、書込み期間中データ線信号ＤＬを受け
、読取り期間中ＤＬを供給する。トランジスタ７１は、
ヒツト線５８に結合されたドレイン、信号ＣＯＬを受け
るゲートおよびソースを有する。トランジスタ９１は、
ビット線５８に結合されたソース。
信号＊ＣＯＬを受けるゲートおよびトランジスタ７１の
ソースに結合されたトレインを有する。トランジスタ７
１のソースは、書込み期間中データロ＊ 線信−５ＤＬを受け、読取り期間中＊ＤＬを供給する。
ソースに結合されたトレインを有する。トランジスタ７
１のソースは、書込み期間中データロ＊ 線信−５ＤＬを受け、読取り期間中＊ＤＬを供給する。
小型増幅器７２は、Ｄ［と＊ＤＬ、＊ＷＢＩ、ＢＳＯ，
信号＊ＭＡを受信し、前置包括的データ線信号ＰＧＤＬ
Ｏ，＊ＰＧＤＬＯを供給する。
信号＊ＭＡを受信し、前置包括的データ線信号ＰＧＤＬ
Ｏ，＊ＰＧＤＬＯを供給する。
増幅器７３は、ＰＧＤＬＯおよび＊ＰＧＤＬＯを受け、
包括的データ線対３０の包括的データ線３２と包括的デ
ータ線３４に結合される。トランジスタ７４は、トラン
ジスタ７０のソースに結合されたドレイン、信＠Ｗ Ｅ
Ｍ Ａに結合されたゲートおよび書込みデータ線信号
ＷＤＬＯを受けるソースを有する。トランジスタ７５は
、トランジスタ７１のソースに結合されたトレイン、信
号ＷＥＭＡを受けるゲートおよび書込みデータ線信号＊
ＷＤＬＯを受けるソースを有する。トランジスタ７６は
、トランジスタ７４のソースに結合されそこにＷＤＬＯ
を供給するドレイン、信号ＷＤＴを受けるゲートおよび
包括的書込みデータ線４２に結合されたソースを有する
。トランジスタ７７は、トランジスタ７５のソースに結
合されそこに＊ＷＤＬＯを供給するドレイン、信号ＷＤ
Ｔを受けるゲートおよび包括的書込みデータ線４４に結
合されたソースを有する。デコーダ７９は、列アドレス
信号Ｃ２とＣ３、＊ＷＢ■、ＢＳＯを受け、１ＭＡとＷ
ＥＭＡを供給する。
包括的データ線対３０の包括的データ線３２と包括的デ
ータ線３４に結合される。トランジスタ７４は、トラン
ジスタ７０のソースに結合されたドレイン、信＠Ｗ Ｅ
Ｍ Ａに結合されたゲートおよび書込みデータ線信号
ＷＤＬＯを受けるソースを有する。トランジスタ７５は
、トランジスタ７１のソースに結合されたトレイン、信
号ＷＥＭＡを受けるゲートおよび書込みデータ線信号＊
ＷＤＬＯを受けるソースを有する。トランジスタ７６は
、トランジスタ７４のソースに結合されそこにＷＤＬＯ
を供給するドレイン、信号ＷＤＴを受けるゲートおよび
包括的書込みデータ線４２に結合されたソースを有する
。トランジスタ７７は、トランジスタ７５のソースに結
合されそこに＊ＷＤＬＯを供給するドレイン、信号ＷＤ
Ｔを受けるゲートおよび包括的書込みデータ線４４に結
合されたソースを有する。デコーダ７９は、列アドレス
信号Ｃ２とＣ３、＊ＷＢ■、ＢＳＯを受け、１ＭＡとＷ
ＥＭＡを供給する。
書込みデータ線負荷８０において、トランジスタ８２は
、トランジスタ７４のソースに結合されたドレイン、書
込みデータ線等化信号ＷＤＬＥＱを受けるゲートおよび
トランジスタ７５のソースに結合されたソースを有する
。トランジスタ８３は、ＶＤＤに結合されたトレイン、
トランジスタ８２のドレインに結合されたゲートおよび
ソースを有する。トランジスタ８４【よ、ｖＤＤに結合
されたトレイン、トランジスタ８２のソースに結合され
たゲートおよびソースを有する。インバータ８６は、Ｗ
Ｄ Ｌ Ｅ Ｑを受ける入力端子および出力端子を有す
る。インバータ８８は、インバータ８６の出力端子に結
合された入力端子およびトランジスタ８３のゲートとト
ランジスタ８４のゲートに結合された出力端子を有する
。
、トランジスタ７４のソースに結合されたドレイン、書
込みデータ線等化信号ＷＤＬＥＱを受けるゲートおよび
トランジスタ７５のソースに結合されたソースを有する
。トランジスタ８３は、ＶＤＤに結合されたトレイン、
トランジスタ８２のドレインに結合されたゲートおよび
ソースを有する。トランジスタ８４【よ、ｖＤＤに結合
されたトレイン、トランジスタ８２のソースに結合され
たゲートおよびソースを有する。インバータ８６は、Ｗ
Ｄ Ｌ Ｅ Ｑを受ける入力端子および出力端子を有す
る。インバータ８８は、インバータ８６の出力端子に結
合された入力端子およびトランジスタ８３のゲートとト
ランジスタ８４のゲートに結合された出力端子を有する
。
第２図は、本発明を実施した第１図のメモリ１０を代表
する部分である。第２図において、データ線負荷８０は
、書込み期間の後のビット線対５４の電圧等化を改善す
る。書込み期間中、Ｄ。
する部分である。第２図において、データ線負荷８０は
、書込み期間の後のビット線対５４の電圧等化を改善す
る。書込み期間中、Ｄ。
は、包括的書込みデータ線対４０に対する差動信号とし
て第１図のデータＩ１０ブロック２０によって駆動され
る。ＷＤＴが活性となる場合、トランジスタ７６．７７
は包括的書込みデータ線４２゜４４の差動信号を受け、
それぞれＷＤＬＯと＊ＷＤＬＯを供給する。書込み期間
中、ＷＤＬＥＱは不活性であり、これはトランジスタ８
２，８３゜８４を非導通にし、書込みデータ線負荷８０
を不能にする。Ｃ２とＣ３がメモリ・セル５０の列を選
択する場合ＷＥＭＡは活性である。ＷＥＭＡが活性であ
る場合、トランジスタ７４．７５は導通し、ＤＬＯと＊
ＤＬＯをそれぞれＷＤＬＯと＊ＷＤＬＯに結合する。＊
ＷＢＩは書込み期間中活性であり、小型増幅器７２を不
能にする。第１図の列ロジック／デコーダ１６によって
列アドレス信号Ｃ１，Ｃ２からデコードされたＣｏＬと
＊ＣＯＬは、Ｃ１とＣ２がビット線対５４を選択した場
合、活性である。ビット線対５４以外の３本のビット線
対は、対応するデコードされた信号が肯定された場合、
信号ＤＬ、 ＊ＤＬに結合される。ＣＯＬと＊ＣＯＬが
肯定された場合、トランジスタ７０．７１および９０．
９１は導通し、ＤＬと＊ＤＬの電圧をそれぞれビット線
５６．５８に駆動する。Ｐチャンネル・トランジスタは
ビット線対５４の高レベルをより通過しやすいので、ト
ランジスタ９０．９１は、トランジスタ７０．７１に並
列に組み込まれる。メモリ・セル５０の行が起動された
場合、ワード線５２が起動され、メモリ・セル５０を選
択する。ピッ上線対５４の差動電圧は、メモリ・セル５
０に記憶するデータ・ビットを表わし、ビット線５６と
ヒツト線５８との間の差動成分は約３．０ボルトである
。この差動成分はメモリ・セル５０に記憶されたビット
をオーバーライドするのに十分な強さである。
て第１図のデータＩ１０ブロック２０によって駆動され
る。ＷＤＴが活性となる場合、トランジスタ７６．７７
は包括的書込みデータ線４２゜４４の差動信号を受け、
それぞれＷＤＬＯと＊ＷＤＬＯを供給する。書込み期間
中、ＷＤＬＥＱは不活性であり、これはトランジスタ８
２，８３゜８４を非導通にし、書込みデータ線負荷８０
を不能にする。Ｃ２とＣ３がメモリ・セル５０の列を選
択する場合ＷＥＭＡは活性である。ＷＥＭＡが活性であ
る場合、トランジスタ７４．７５は導通し、ＤＬＯと＊
ＤＬＯをそれぞれＷＤＬＯと＊ＷＤＬＯに結合する。＊
ＷＢＩは書込み期間中活性であり、小型増幅器７２を不
能にする。第１図の列ロジック／デコーダ１６によって
列アドレス信号Ｃ１，Ｃ２からデコードされたＣｏＬと
＊ＣＯＬは、Ｃ１とＣ２がビット線対５４を選択した場
合、活性である。ビット線対５４以外の３本のビット線
対は、対応するデコードされた信号が肯定された場合、
信号ＤＬ、 ＊ＤＬに結合される。ＣＯＬと＊ＣＯＬが
肯定された場合、トランジスタ７０．７１および９０．
９１は導通し、ＤＬと＊ＤＬの電圧をそれぞれビット線
５６．５８に駆動する。Ｐチャンネル・トランジスタは
ビット線対５４の高レベルをより通過しやすいので、ト
ランジスタ９０．９１は、トランジスタ７０．７１に並
列に組み込まれる。メモリ・セル５０の行が起動された
場合、ワード線５２が起動され、メモリ・セル５０を選
択する。ピッ上線対５４の差動電圧は、メモリ・セル５
０に記憶するデータ・ビットを表わし、ビット線５６と
ヒツト線５８との間の差動成分は約３．０ボルトである
。この差動成分はメモリ・セル５０に記憶されたビット
をオーバーライドするのに十分な強さである。
＊ＷＢを否定することによって書込み期間は終了する。
ビット線対５４の差動電圧は、ＴＷＨＡ×によって定め
られた時間内に等化されなければならない。等化は第１
等化部として機能するビット線負荷６０によって一部実
現され、また一部は第２等化部として機能するビット線
負荷８０によって実現される。書込みビット線負荷８０
を使用することによって、第１図のメモリ１０の等化は
、ビット線等化のみを使用する従来技術の設計に対して
改善され、または以前参照したアベ他の特許で示唆され
ているように、ビット線と包括的データ線の両方に発生
する等化に対しても改善される。
られた時間内に等化されなければならない。等化は第１
等化部として機能するビット線負荷６０によって一部実
現され、また一部は第２等化部として機能するビット線
負荷８０によって実現される。書込みビット線負荷８０
を使用することによって、第１図のメモリ１０の等化は
、ビット線等化のみを使用する従来技術の設計に対して
改善され、または以前参照したアベ他の特許で示唆され
ているように、ビット線と包括的データ線の両方に発生
する等化に対しても改善される。
ビット線対５４に結合されたビット線負荷６０は、書込
み期間の終了後、＊ＷＢＩの否定に応じてビット線５６
をビット線５８に結合する。書込み期間の終了後、ＥＱ
が活性となる。ＥＱはトランジスタ６２を導通させ、ビ
ット線５６をビット線５８に結合する。ＥＱはまたトラ
ンジスタ６４゜６５を導通させ、ビット線５６とビット
線５８を共にｖＤＤに結合する。トランジスタ６３．６
６は常に導通状態にあり、書込み期間中選択しなかった
ビット線対に静電圧を保持する。好適な実施例の場合、
トランジスタ６３ないし６６のしきい値はトランジスタ
６２のしきい値より低く、その結果、トランジスタ６３
ないし６６はビット線対５４を強くＶＤＤに引っ張るが
、このような大きざの関係は必要ではない。ビット線負
荷６０のトランジスタのサイズは、列の幅と最大電流の
要件およびＥＱの容量性負荷によって制限される。列の
幅が拡大するのを防止するためには、トランジスタ６２
ないし６６は寸法が制限され、ビット線負荷６０がビッ
ト線５６．５８の差動電圧に素早く等化することを防止
しなければならない。
み期間の終了後、＊ＷＢＩの否定に応じてビット線５６
をビット線５８に結合する。書込み期間の終了後、ＥＱ
が活性となる。ＥＱはトランジスタ６２を導通させ、ビ
ット線５６をビット線５８に結合する。ＥＱはまたトラ
ンジスタ６４゜６５を導通させ、ビット線５６とビット
線５８を共にｖＤＤに結合する。トランジスタ６３．６
６は常に導通状態にあり、書込み期間中選択しなかった
ビット線対に静電圧を保持する。好適な実施例の場合、
トランジスタ６３ないし６６のしきい値はトランジスタ
６２のしきい値より低く、その結果、トランジスタ６３
ないし６６はビット線対５４を強くＶＤＤに引っ張るが
、このような大きざの関係は必要ではない。ビット線負
荷６０のトランジスタのサイズは、列の幅と最大電流の
要件およびＥＱの容量性負荷によって制限される。列の
幅が拡大するのを防止するためには、トランジスタ６２
ないし６６は寸法が制限され、ビット線負荷６０がビッ
ト線５６．５８の差動電圧に素早く等化することを防止
しなければならない。
書込みデータ線負荷８０は４本のビット線対の間に割り
当てられているので１、書込みデータ線負荷８０のトラ
ンジスタのサイズは、ビット線負荷６０のトランジスタ
の約４倍の大きさにすることができる。書込み期間が終
了した後、小型増幅器７２は数ナノ秒の間、信号ＤＬＯ
，＊ＤＬＯとから分離されたままである。＊ＷＢＩが否
定された後の期間中、ＷＤＴは包括的書込みデータ線４
２゜４４をそれぞれ否定してＷＤＬＯと＊ＷＤＬＯから
切り離す。ＷＤＴの否定後、ＷＥＭＡ、ＣＯＬおよび＊
ＣＯＬは数ナノ秒の間肯定されたままでおる。この時間
の間、ＷＤ Ｌ Ｅ Ｑが肯定されてトランジスタ８２
を導通させる。短い時間の債、インバータ８６．８８を
介して信号ＷＤＬＥＱが伝達されるため、トランジスタ
８３．８４は導通する。トランジスタ８３が導通した場
合、ビット線５６．５８はトランジスタ８２を介して共
に結合され、このトランジスタ８２はトランジスタ６２
の約４倍の大きざである。短い時間の後、トランジスタ
８３．８４は導通し、トランジスタを介してビット線５
６，５８をｖＤＤに結合するが、これらのトランジスタ
はトランジスタ６３，６４゜６５．６６の約４倍の大き
ざでおる。ざらに、小型増幅器７２はビット線５６．５
８の電圧を正しく等化するのに十分な長さの間ビット線
５６゜５８から切り離されたままである。もし書込みデ
ータ線負荷８０が包括的書込みデータ線３２゜３４に結
合されると、集積回路のほぼ全長にわたる包括的データ
線３２．３４によって発生されるこれらの包括的データ
線３２．３４の大きな容量のため、等化はもっとゆっく
りと進行する。
当てられているので１、書込みデータ線負荷８０のトラ
ンジスタのサイズは、ビット線負荷６０のトランジスタ
の約４倍の大きさにすることができる。書込み期間が終
了した後、小型増幅器７２は数ナノ秒の間、信号ＤＬＯ
，＊ＤＬＯとから分離されたままである。＊ＷＢＩが否
定された後の期間中、ＷＤＴは包括的書込みデータ線４
２゜４４をそれぞれ否定してＷＤＬＯと＊ＷＤＬＯから
切り離す。ＷＤＴの否定後、ＷＥＭＡ、ＣＯＬおよび＊
ＣＯＬは数ナノ秒の間肯定されたままでおる。この時間
の間、ＷＤ Ｌ Ｅ Ｑが肯定されてトランジスタ８２
を導通させる。短い時間の債、インバータ８６．８８を
介して信号ＷＤＬＥＱが伝達されるため、トランジスタ
８３．８４は導通する。トランジスタ８３が導通した場
合、ビット線５６．５８はトランジスタ８２を介して共
に結合され、このトランジスタ８２はトランジスタ６２
の約４倍の大きざである。短い時間の後、トランジスタ
８３．８４は導通し、トランジスタを介してビット線５
６，５８をｖＤＤに結合するが、これらのトランジスタ
はトランジスタ６３，６４゜６５．６６の約４倍の大き
ざでおる。ざらに、小型増幅器７２はビット線５６．５
８の電圧を正しく等化するのに十分な長さの間ビット線
５６゜５８から切り離されたままである。もし書込みデ
ータ線負荷８０が包括的書込みデータ線３２゜３４に結
合されると、集積回路のほぼ全長にわたる包括的データ
線３２．３４によって発生されるこれらの包括的データ
線３２．３４の大きな容量のため、等化はもっとゆっく
りと進行する。
第３図は、第２図のメモリ・セル５０が選択された書込
み期間の終了後、等化に含まれる信号のタイミング図で
ある。＊ＷＢは時間１０で論理りから論理Ｈに切り替わ
り、書込み期間の終了を表わす。時間ｔ１で、ＷＤＬＥ
Ｑは論理りから論理Ｈに切り換わり、書込みデータ線負
荷８０を起動し、ＷＤＴは論理Ｈから論理りに切り換わ
り、包括的書込みデータ線対４０をビット線対５４から
切り離す。その直後、時間ｔ２で、ＥＱは活性になり、
ビット線５６をビット線５８に結合し、トランジスタ６
４．６５を介してビット線５６とビット線５８をｖＤＤ
にそれぞれ結合する。時間１３で、ＷＥＭＡは不活性に
なり、書込みデータ線負荷８０をヒツト線対５４から切
り離し、ＣＯＬおよび＊ＣＯＬは不活性になり、ビット
線対５４の選択を止める。この時までに、ビット線５６
゜５８の電圧ＢＬ、 ＊ＢＬはそれぞれ、トランジスタ
６２．８２の動作に起因して互いに接近することによっ
て、およびトランジスタ６３ないし６６および８３と８
４の動作によって行われるＶＤＤからトランジスタ６４
または６５のしきい値を引いた値にほぼ接近することに
よって、十分等化されている。好適な実施例の場合、も
し１０がＯナノ秒を表わすなら、ｔｌ、ｔ２およびｔ３
はそれぞれ約４．２，４．９．および８．５ナノ秒であ
るが、第３図に示す信号の相対的タイミングが保たれて
いる限り、ｔｌ、ｔ２およびｔ３は変化してもよい。
み期間の終了後、等化に含まれる信号のタイミング図で
ある。＊ＷＢは時間１０で論理りから論理Ｈに切り替わ
り、書込み期間の終了を表わす。時間ｔ１で、ＷＤＬＥ
Ｑは論理りから論理Ｈに切り換わり、書込みデータ線負
荷８０を起動し、ＷＤＴは論理Ｈから論理りに切り換わ
り、包括的書込みデータ線対４０をビット線対５４から
切り離す。その直後、時間ｔ２で、ＥＱは活性になり、
ビット線５６をビット線５８に結合し、トランジスタ６
４．６５を介してビット線５６とビット線５８をｖＤＤ
にそれぞれ結合する。時間１３で、ＷＥＭＡは不活性に
なり、書込みデータ線負荷８０をヒツト線対５４から切
り離し、ＣＯＬおよび＊ＣＯＬは不活性になり、ビット
線対５４の選択を止める。この時までに、ビット線５６
゜５８の電圧ＢＬ、 ＊ＢＬはそれぞれ、トランジスタ
６２．８２の動作に起因して互いに接近することによっ
て、およびトランジスタ６３ないし６６および８３と８
４の動作によって行われるＶＤＤからトランジスタ６４
または６５のしきい値を引いた値にほぼ接近することに
よって、十分等化されている。好適な実施例の場合、も
し１０がＯナノ秒を表わすなら、ｔｌ、ｔ２およびｔ３
はそれぞれ約４．２，４．９．および８．５ナノ秒であ
るが、第３図に示す信号の相対的タイミングが保たれて
いる限り、ｔｌ、ｔ２およびｔ３は変化してもよい。
上記によって、書込みデータ線負荷８０をビット線対５
４に結合することにより、等化速度の改善されることが
明らかであるが、その理由は、４本のビット線対の間に
書込みデータ線負荷８０を割り当てることによってより
大きなトランジスタを使用することができるからである
。さらに、包括的データ線対３０と包括的書込みデータ
線対４０の両方から切り離されることによって、書込み
データ線負荷８０は、包括的データ線に別の等化を行っ
た従来技術の設計対して、等化を改善する。本発明は好
適な実施例に関して説明したが、本発明は種々の方法に
よって変形が行われ、上の特に詳しく述べた実施例以外
にも多くの実施例が仮定できることを当業者は理解する
。従って、添付の請求項には、本発明の真の精神と範囲
から逸脱しない本発明の変形を包含させることを意図す
るものである。
４に結合することにより、等化速度の改善されることが
明らかであるが、その理由は、４本のビット線対の間に
書込みデータ線負荷８０を割り当てることによってより
大きなトランジスタを使用することができるからである
。さらに、包括的データ線対３０と包括的書込みデータ
線対４０の両方から切り離されることによって、書込み
データ線負荷８０は、包括的データ線に別の等化を行っ
た従来技術の設計対して、等化を改善する。本発明は好
適な実施例に関して説明したが、本発明は種々の方法に
よって変形が行われ、上の特に詳しく述べた実施例以外
にも多くの実施例が仮定できることを当業者は理解する
。従って、添付の請求項には、本発明の真の精神と範囲
から逸脱しない本発明の変形を包含させることを意図す
るものである。
第１図は、本発明によるメモリのブロック図である。
第２図は、第１図のメモリ部分のブロック図と回路図を
組み合わせたものである。 第３図は、第２図のメモリ部分の動作を理解するための
タイミング図である。 １０・ ・ １１ ・ ・ １２・ ・ １４・ ・ １６・ ・ １８・ ・ ２０・ ・ ２５・ ・ ３０・ ・ ３２・ ・ ３４・ ・ ４０・ ・ ４２・ ・ ４４・ ・ ５０・ ・ ５２・ ・ ５４・ ・ ５６・ ・ ・メモリ、 ・メモリ・ブロック、・ ・メモリ・アレイ、 ・行デコーダ、 ・列ロジック／デコーダ、 ・ビット線等化ブロック、 ・データＩ１０回路、 ・アドレス・バッファ／デコーダ、 ・包括的データ線対、 ・包括的第１データ線、 ・包括的第２データ線、 ・包括的書込みデータ線対、 ・包括的第１書込みデータ線、 ・包括的第２書込みデータ線、 ・メモリ・セル、 ・ワード線、 ・ビット線対、 ・第１ビット線、 ５８・・・第２ビット線、 ６０・・・ビット線負荷、 ６２．６３，６４，６５，６６．７０，７１゜７４．７
５，７６．７７．８２，８３．８４・・・Ｎチャンネル
・トランジスタ、 ７２・・・小型増幅器、７３・・・増幅器、７９・・・
デコーダ ８０・・・書込みデータ線負荷、 ８６．８８・・・インバータ、 ９０．９１・・・Ｐチャンネル・トランジスタ。
組み合わせたものである。 第３図は、第２図のメモリ部分の動作を理解するための
タイミング図である。 １０・ ・ １１ ・ ・ １２・ ・ １４・ ・ １６・ ・ １８・ ・ ２０・ ・ ２５・ ・ ３０・ ・ ３２・ ・ ３４・ ・ ４０・ ・ ４２・ ・ ４４・ ・ ５０・ ・ ５２・ ・ ５４・ ・ ５６・ ・ ・メモリ、 ・メモリ・ブロック、・ ・メモリ・アレイ、 ・行デコーダ、 ・列ロジック／デコーダ、 ・ビット線等化ブロック、 ・データＩ１０回路、 ・アドレス・バッファ／デコーダ、 ・包括的データ線対、 ・包括的第１データ線、 ・包括的第２データ線、 ・包括的書込みデータ線対、 ・包括的第１書込みデータ線、 ・包括的第２書込みデータ線、 ・メモリ・セル、 ・ワード線、 ・ビット線対、 ・第１ビット線、 ５８・・・第２ビット線、 ６０・・・ビット線負荷、 ６２．６３，６４，６５，６６．７０，７１゜７４．７
５，７６．７７．８２，８３．８４・・・Ｎチャンネル
・トランジスタ、 ７２・・・小型増幅器、７３・・・増幅器、７９・・・
デコーダ ８０・・・書込みデータ線負荷、 ８６．８８・・・インバータ、 ９０．９１・・・Ｐチャンネル・トランジスタ。
Claims (8)
- （１）複数のメモリ・セル； 複数のメモリ・セルに結合され、複数のメモリ・セルに
情報の書込むと共に複数のメモリ・セルから情報を検出
する複数のビット線対であって、各メモリ・セルが前記
複数のビット線対の１つに結合される前記複数のビット
線対； 複数のビット線対に結合され、前記メモリの書込み期間
の終了に応答して前記複数のビット線対の電圧を等化す
る第１等化手段； 複数のメモリ・セルおよび複数のビット線対に結合され
、前記複数のメモリ・セルの少なくとも１つを選択し、
少なくとも１つのビット線対を複数のデータ線対の対応
するデータ線対に結合するデコード手段； 複数のデータ線対に結合され、メモリの読取り期間中に
データ・ビットを少なくとも１つの選択されたメモリ・
セルの各対応するデータ・線対から前記メモリに外部か
ら供給する包括的データ線手段； 複数のデータ線対に結合され、書込み期間中に各選択し
たメモリ・セルに情報を書込む少なくとも１つの書込み
データ線対；および 各書込みデータ線対に結合され、前記メモリの書込み期
間の後および読取り期間中に選択したメモリ・セルに結
合された各書き込みデータ線対と各ビット線対の電圧を
等化する第２等化手段；によって構成されることを特徴
とする記憶装置。 - （２）第１等化手段が複数のビット線負荷によって構成
され、前記複数のビット線負荷の各々が前記複数のビッ
ト線対の１つに結合され、前記ビット線負荷の各々は； 関連するビット線対の第１ビット線に結合された第１電
流電極、第１等化信号を受ける制御電極およびビット線
対の第２ビット線に結合された第２電流電極を有する第
１トランジスタ； ビット線対の第１ビット線に結合された第１電流電極、
第２等化信号を受ける制御電極および電源電圧端子に結
合された第２電流電極を有する第２トランジスタ； ビット線対の第２ビット線に結合された第１電流電極、
第２等化信号を受ける制御電極および電源電圧端子に結
合された第２電流電極を有する第３トランジスタ； によって構成されることを特徴とする請求項１記載の記
憶装置。 - （３）ビット線負荷の各々は； ビット線対の第１ビット線に結合された第１電流電極、
電源電圧端子に結合された制御電極および電源電圧端子
に結合された第２電流電極を有する第４トランジスタ；
および ビット線対の第２ビット線に結合された第１電流電極、
電源電圧端子に結合された制御電極および電源電圧端子
に結合された第２電流電極を有する第５トランジスタ； によつて構成されることを特徴とする請求項２記載の記
憶装置。 - （４）第２等化手段は少なくとも１つの書込みデータ線
負荷によって構成され、書込みデータ線負荷の各々は１
つの書込みデータ線対に結合され、前記書込みデータ線
負荷の各々は； 関連する書込みデータ線対の第１書込みデータ線に結合
された第１電流電極、第２等化信号を受ける制御電極お
よび書込みデータ線対の第２書込みデータ線に結合され
た第２電流電極を有する第６トランジスタ； 書込みデータ線対の第１書込みデータ線に結合された第
１電流電極、第２等化信号を受ける制御電極および電源
電圧端子に結合された第２電流電極を有する第７トラン
ジスタ；および 書込みデータ線対の第２書込みデータ線に結合された第
１電流電極、第２等化信号を受ける制御電極および電源
電圧端子に結合された第２電流電極を有する第８トラン
ジスタ； によって構成されることを特徴とする請求項１記載の記
憶装置。 - （５）読取り期間と書込み期間を実行する記憶装置にお
いて、前記記憶装置は： ワード線とビット線対との交点に位置する複数のメモリ
・セルであつて、前記メモリ・セルの結合されているワ
ード線が起動されると、読取り期間中に選択された場合
には、各メモリ・セルは該メモリ・セルに記憶されたデ
ータ・ビットに応じて該メモリ・セルが結合されている
ビット線対に差動電圧を供給し、書込み期間中に選択さ
れた場合には、該メモリ・セルが結合されているビット
線対の差動電圧に応じてデータ・ビットを記憶する前記
複数のメモリ・セル； ワード線に結合され、第１アドレスを受け、それに応じ
てワード線を起動する行デコーダ手段；ビット線対に結
合され、書込み期間の終了に応答して各ビット線対の第
１ビット線と第２ビット線との間の電圧を等比する第１
等化手段； 複数のビット線対に結合され、第２アドレスに応答して
１組のビット線対を選択し、読取り期間に応答して前記
１組のビット線対の各々を対応する包括的データ線対に
結合する列アドレス手段；前記１組のビット線対に結合
され、書込み期間に応答して前記１組のビット線対の各
ビット線対を対応する書込みデータ線対に結合する書込
みデータ線デコード手段；および 前記書込みデータ線デコード手段に結合され、書込み期
間の終了に応答して、各書込みデータ線対の第１書込み
データ線と第２書込みデータ線との間の電圧を等化し、
前記１組のビット線対の電圧をさらに等化する第２等化
手段； によつて構成されることを特徴とする記憶装置。 - （６）複数のメモリ・セルによつて構成され、読取り期
間中に選択された場合、１対の相補型ビット線信号をビ
ット線対に供給し、書込み期間中にビット線対で受け取
つたデータ・ビットを記憶する記憶装置であつて、書込
み期間は書込み信号に応答して実行される前記記憶装置
において、前記ビット線対の電圧を等化する方法は： 第１アドレスに応答して所定のメモリ・セルの組を選択
する段階； 少なくとも１つのビット線対を選択するために第２アド
レスをデコードする段階であって、少なくとも各１つの
ビット線対の各々が所定のメモリ・セルの組の１つのメ
モリ・セルに結合される前記第２アドレスをデコードす
る段階； 書込み信号に応答して各ビット線対を等比する段階； 書込み信号に応答して選択した各ビット線対を対応する
書込みデータ線対に結合する段階；および 書込み信号に応答して各書込みデータ線対を等化し、各
選択されたビット線対の電圧をさらに等化する段階； によって構成されることを特徴とする方法。 - （７）ビット線対の各々を等化する前記段階はビット線
対の第１ビット線をビット線対の第２ビット線に結合す
る段階；および 第１ビット線と第２ビット線とを電源電圧端子に結合す
る段階； によって構成されることを特徴とする請求項６記載の方
法。 - （８）各書込みデータ線対を等化する前記段階は： 書込みデータ線対の第１書込みデータ線を書込みデータ
線対の第２書込みデータ線に結合する段階；および 第１書込みデータ線と第２書込みデータ線とを電源電圧
端子に結合する段階； によって構成されることを特徴とする請求項７記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/402,733 US5043945A (en) | 1989-09-05 | 1989-09-05 | Memory with improved bit line and write data line equalization |
| US402,733 | 1989-09-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03100992A true JPH03100992A (ja) | 1991-04-25 |
| JP3131987B2 JP3131987B2 (ja) | 2001-02-05 |
Family
ID=23593101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02235493A Expired - Lifetime JP3131987B2 (ja) | 1989-09-05 | 1990-09-05 | 改良されたビット線等化装置を有するメモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5043945A (ja) |
| EP (1) | EP0416827B1 (ja) |
| JP (1) | JP3131987B2 (ja) |
| KR (1) | KR960012049B1 (ja) |
| DE (1) | DE69025520T2 (ja) |
| HK (1) | HK1003808A1 (ja) |
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|---|---|---|---|---|
| JPH0810728B2 (ja) * | 1990-02-01 | 1996-01-31 | 株式会社東芝 | 半導体記憶装置 |
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- 1990-08-31 DE DE69025520T patent/DE69025520T2/de not_active Expired - Fee Related
- 1990-08-31 KR KR1019900013586A patent/KR960012049B1/ko not_active Expired - Lifetime
- 1990-09-05 JP JP02235493A patent/JP3131987B2/ja not_active Expired - Lifetime
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- 1998-04-09 HK HK98102984A patent/HK1003808A1/en not_active IP Right Cessation
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