JPH03101163A - スタティックｒａｍ - Google Patents

スタティックｒａｍ

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JPH03101163A
JPH03101163A JP1238124A JP23812489A JPH03101163A JP H03101163 A JPH03101163 A JP H03101163A JP 1238124 A JP1238124 A JP 1238124A JP 23812489 A JP23812489 A JP 23812489A JP H03101163 A JPH03101163 A JP H03101163A
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JP
Japan
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memory cell
channel
power supply
static ram
current
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JP1238124A
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Makoto Yoshida
真 吉田
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Sharp Corp
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、揮発性のスタティックＲＡＭ（ランダム・
アクセス・メモリ）に関する。
〈従来の技術〉 従来、この種のスタティックＲＡＭは、メモリセルのデ
ータを変化させずに保持しているスタンバイ状態にある
とき、メモリセルのデータの読出しまたは書込みを行う
動作状態にあるときと同様に、メモリセルに対して定電
圧源から直接に電流を供給するようにしている。
〈発明が解決しようとする課題〉 ところで、一般にスタティックＲＡＭは、スタンバイ状
態にあるとき、データを保持するためにメモリセルに供
給する電流が動作状態にあるときよりも少ない電流で足
りるようになっている。しかるに、上記従来のスタティ
ックＲＡＭは、スタンバイ状態にあるときにも動作時と
同じ電流を消費しており、必要以上に電流を消費してい
ることになり、携帯用電子機器に使用されるときなど電
源の寿命に限界がある場合、データを長時間保持するこ
とができないという問題がある。
そこで、この発明の目的は、スタンバイ状態ににおける
消費電流を必要最小限に抑えて、携帯用電子機器に使用
されるときなど電源の寿命に限界がある場合に、データ
を長時間保持することができるようにしたスタティック
ＲＡＭを提供することにある。
〈課題を解決するための手段〉 上記目的を達成するために、この発明のスタティックＲ
ＡＭは、電源とメモリセルとの間に、スイッチと電気抵
抗とを並列に接続したことを特徴としている。
〈作用〉 動作時には、上記スイッチをオンすることによって、上
記スイッチを通してメモリセルに電源電圧が直接に印加
され、電流が供給される。したがって、従来通りにデー
タの読出しまたは書込みが行なわれる。一方、スタンバ
イ時には、上記スイッチをオフすることによって、上記
電気抵抗を通して電源からメモリセルへ電流が供給され
る。このとき、上記電気抵抗に電圧降下が生じてメモリ
セルに供給される電圧か低くなり、このため、メモリセ
ルに流れる電流の値が小さくなる。したがって、上記電
気抵抗を適当な値に設定してこの電流をデータを保持す
るための最小限の値とすることによって、スタンバイ状
態にあるときの消費電流が必要最小限に抑えられる。し
たがって、携帯用電子機器に使用されるときなど電源の
寿命に限界がある場合に、メモリセルのデータが長時間
体）、１＃される。
〈実施例〉 以下、この発明のスタティックＲＡ　Ｍを図示の実施例
により詳細に説明する。
第１図に示すように、このスタティックＲＡＭは、メモ
リセルｌと、スイッチとしてのＰチャネルＭＯ３ＦＥＴ
６と、電気抵抗７を備えている。
メモリセル１は、スタティック形のメモリセルであって
、一対のＰチャネルＭＯ８ＦＥＴ２．３と、」二記Ｐヂ
ャネルＭＯ９ＦＥＴ２．３にそれぞれ直列に接続された
ＮチャネルＭＯ８ＦＥＴ４．５からなっている。上記Ｐ
チャネルＭＯ８ＦＥＴ２３は電源側の端子１１で互いに
接続され、一方、Ｎチャネルトランジスタ４．５はとも
に接地されている。また、ＰチャネルＭＯ３ＦＥＴ３．
ＮチャネルＭＯ８ＦＥＴ５の各ゲートは、上記Ｐチャネ
ルＭＯ８ＦＥＴ２とＮチャネルＭＯ８ＦＥＴ４との接続
点１２に接続される一方、ＰチャネルＭＯ８ＦＥＴ２．
ＮチャネルＭＯ９ＦＥＴ４の各ゲートは上記Ｐチャネル
ＭＯ８ＦＥＴ３とＮチャネルＭＯ８ＦＥＴ５との接続点
１３に接続されている。
そして、このメモリセル１は、フリップフロップの動作
によって、高レベル、低レベルの相補の信号を上記接続
点＋２．＋３に接続されたデータラインＤ、Ｄに出力す
ることができる。上記ＰチャネルＭＯ６ＦＥＴ６と電気
抵抗７は、メモリセル１の上記端子１１と定電圧の電源
ラインＩＯとの間に並列に接続されている。Ｐチャネル
間Ｏ８ＦＥＴ６のゲートには、制御ライン１４を通して
、メモリセル１の動作時に接地電位、スタンバイ時に電
源電位がそれぞれ供給されるようになっている。したが
って、このＰチャネルＭＯ８ＦＥＴ６は、動作時にオン
、スタンバイ時にオフする。
このように、メモリセルｌの動作時にＰチャネル間Ｏ８
ＦＥＴ６がオンすることによって、メモリセルｌに電源
ラインＩＯの定電圧が印加されて電流が供給され、メモ
リセル１は、従来と同様に正常に動作する。一方、スタ
ンバイ時にＰチャネルＭＯ８ＦＥＴ６がオフすることに
よって、メモリセルｌに電気抵抗７を通して電流が供給
される。
このとき、上記電気抵抗７に電圧降下が生じて、メモリ
セル１に供給される電圧が低くなり、このためメモリセ
ル１に流れる電流の値が小さくなる。
したがって、電気抵抗７を適当な値に設定してこの電流
をデータを保持するための最小限の値とすることによっ
て、スタンバイ状態にあるときの消費電流が必要最小限
に抑えられる。したがって、携帯用電子機器に使用され
るときなど電源の容量に限界がある場合に、メモリセル
１のデータを長時間保持することができる。
〈発明の効果〉 以上より明らかなように、この発明のスタティックＲＡ
Ｍは、電源とメモリセルとの間に、スイッチと電気抵抗
とを並列に接続しているのて、スタンバイ状態にあると
きスイッチをオフにすることによって、消費電流を必要
最小限に抑えることができ、したがって、携帯用電子機
器に使用されるときなど電源の寿命に限界がある場合、
データを長時間保持することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例のスタティックＲＡＭを示
す回路図である。 １・・メモリセル、 ２．３．６・・・ＰチャネルＭＯ８ＦＥＴ。 ４．訃・・ＮチャネルＭＯ８ＦＥＴ。 ７・・電気抵抗、ｌＯ・・・電源ライン、１４・・制御
ライン、Ｄ、Ｄ・・データライン。 特 代 許 理 出 人 願人

Claims (1)

    【特許請求の範囲】
  1. （１）電源とメモリセルとの間に、スイッチと電気抵抗
    とを並列に接続したことを特徴とするスタティックＲＡ
    Ｍ。
JP23812489A 1989-09-13 1989-09-13 スタティックｒａｍ Expired - Fee Related JPH07109864B2 (ja)

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