JPH07109864B2 - スタティックｒａｍ - Google Patents

スタティックｒａｍ

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JPH07109864B2
JPH07109864B2 JP23812489A JP23812489A JPH07109864B2 JP H07109864 B2 JPH07109864 B2 JP H07109864B2 JP 23812489 A JP23812489 A JP 23812489A JP 23812489 A JP23812489 A JP 23812489A JP H07109864 B2 JPH07109864 B2 JP H07109864B2
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memory cell
channel mosfet
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power supply
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type

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  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、揮発性のスタティックRAM（ランダム・ア
クセス・メモリ）に関する。
＜従来の技術＞ 従来、この種のスタティックRAMは、メモリセルのデー
タを変化させずに保持しているスタンバイ状態にあると
き、メモリセルのデータの読出しまたは書込みを行う動
作状態にあるときと同様に、メモリセルに対して定電圧
源から直接に電流を供給するようにしている。
＜発明が解決しようとする課題＞ ところで、一般にスタティックRAMは、スタンバイ状態
にあるとき、データを保持するためにメモリセルに供給
する電流が動作状態にあるときよりも少ない電流で足り
るようになっている。しかるに、上記従来のスタティッ
クRAMは、スタンバイ状態にあるときにも動作時と同じ
電流を消費しており、必要以上に電流を消費しているこ
とになり、携帯用電子機器に使用されるときなど電源の
寿命に限界がある場合、データを長時間保持することが
できないという問題がある。
そこで、この発明の目的は、スタンバイ状態ににおける
消費電流を必要最小限に抑えて、携帯用電子機器に使用
されるときなど電源の寿命に限界がある場合に、データ
を長時間保持することができるようにしたスタティック
RAMを提供することにある。
＜課題を解決するための手段＞ 上記目的を達成するために、この発明のスタティックRA
Mは、電源とメモリセルとの間に、スイッチと電気抵抗
とを並列に接続したことを特徴としている。
＜作用＞ 動作時には、上記スイッチをオンすることによって、上
記スイッチを通してメモリセルに電源電圧が直接に印加
され、電流が供給される。したがって、従来通りにデー
タの読出しまたは書込みが行なわれる。一方、スタンバ
イ時には、上記スイッチをオフすることによって、上記
電気抵抗を通して電源からメモリセルへ電流が供給され
る。このとき、上記電気抵抗に電圧降下が生じてメモリ
セルに供給される電圧が低くなり、このため、メモリセ
ルに流れる電流の値が小さくなる。したがって、上記電
気抵抗を適当な値に設定してこの電流をデータを保持す
るための最小限の値とすることによって、スタンバイ状
態にあるときの消費電流が必要最小限に抑えられる。し
たがって、携帯用電子機器に使用されるときなど電源の
寿命に限界がある場合に、メモリセルのデータが長時間
保持される。
＜実施例＞ 以下、この発明のスタティックRAMを図示の実施例によ
り詳細に説明する。
第１図に示すように、このスタティックRAMは、メモリ
セル１と、スイッチとしてのＰチャネルMOSFET6と、電
気抵抗７を備えている。メモリセル１は、スタティック
形のメモリセルであって、一対のＰチャネルMOSFET2,3
と、上記ＰチャネルMOSFET2,3にそれぞれ直列に接続さ
れたＮチャネルMOSFET4,5からなっている。上記Ｐチャ
ネルMOSFET2,3は電源側の端子11で互いに接続され、一
方、Ｎチャネルトランジスタ4,5はともに接地されてい
る。また、ＰチャネルMOSFET3,NチャネルMOSFET5の各ゲ
ートは、上記ＰチャネルMOSFET2とＮチャネルMOSFET4と
の接続点12に接続される一方、ＰチャネルMOSFET2,Nチ
ャネルMOSFET4の各ゲートは上記ＰチャネルMOSFET3とＮ
チャネルMOSFET5との接続点13に接続されている。そし
て、このメモリセル１は、フリップフロップの動作によ
って、高レベル，低レベルの相捕の信号を上記接続点1
2,13に接続されたデータラインD,に出力することがで
きる。上記ＰチャネルMOSFET6と電気抵抗７は、メモリ
セル１の上記端子11と定電圧の電源ライン10との間に並
列に接続されている。ＰチャネルMOSFET6のゲートに
は、制御ライン14を通して、メモリセル１の動作時に接
地電位，スタンバイ時に電源電位がそれぞれ供給される
ようになっている。したがって、このＰチャネルMOSFET
6は、動作時にオン，スタンバイ時にオフする。
このように、メモリセル１の動作時にＰチャネルMOSFET
6がオンすることによって、メモリセル１に電源ライン1
0の定電圧が印加されて電流が供給され、メモリセル１
は、従来と同様に正常に動作する。一方、スタンバイ時
にＰチャネルMOSFET6がオフすることによって、メモリ
セル１に電気抵抗７を通して電流が供給される。このと
き、上記電気抵抗７に電圧降下が生じて、メモリセル１
に供給される電圧が低くなり、このためメモリセル１に
流れる電流の値が小さくなる。したがって、電気抵抗７
を適当な値に設定してこの電流をデータを保持するため
の最小限の値とすることによって、スタンバイ状態にあ
るときの消費電流が必要最小限に抑えられる。したがっ
て、携帯用電子機器に使用されるときなど電源の容量に
限界がある場合に、メモリセル１のデータを長時間保持
することができる。
＜発明の効果＞ 以上より明らかなように、この発明のスタティックRAM
は、電源とメモリセルとの間に、スイッチと電気抵抗と
を並列に接続しているので、スタンバイ状態にあるとき
スイッチをオフにすることによって、消費電流を必要最
小限に抑えることができ、したがって、携帯用電子機器
に使用されるときなど電源の寿命に限界がある場合、デ
ータを長時間保持することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例のスタティックRAMを示す
回路図である。 １……メモリセル、 2,3,6……ＰチャネルMOSFET、 4,5……ＮチャネルMOSFET、 ７……電気抵抗、10……電源ライン、 14……制御ライン、D,……データライン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】電源とメモリセルとの間に、スイッチと電
    気抵抗とを並列に接続したことを特徴とするスタティッ
    クRAM。
JP23812489A 1989-09-13 1989-09-13 スタティックｒａｍ Expired - Fee Related JPH07109864B2 (ja)

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