JPS6299996A - Ｅｅｐｒｏｍ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術５ｊ野〕 この発明は、ＥＥＰＲＯＭ　（エレクトリカリ・イレー
ザフル・プログラマブル・リード・オンリー・目）装置
に関ｒるもので、例えば、その周辺回路かＣＭＯ３（相
補型ＭＯ５）回路により構成されたものに利用して６効
な技術に関するものである。

〔背旦技術」 ＭＮＯＳ　（メタル・ナイトライド・オイサイド・セミ
コンダクタ）トランジスタは、比較的薄いシリコ／酸化
膜とその上に形成され比較的厚いシリコン窒化狭くナイ
トラ・イド）との２層構造のゲート絶縁膜を持つ絶縁ゲ
ート電界効果トランジスタ（以下、単にＭＮＯ３Ｉ−ラ
ンジスタという）であり、記憶１ｈ報の１込みだけでな
く消去も電気的に行うことができる。

ＭＮＯＳトランジスタは、例えばＰ型シリコン領域の表
面に互いに隔てられて形成されたＮ型ソース領域及びド
レイン領域と、上記ソース、ドレイン領域の間のＰ型シ
リコン領域の表面に、例えば厚さ２０人のシリコン酸化
膜と厚さ５００人のシリコン窒化膜とからなるゲート絶
縁膜を介して形成されたＮ型多結晶シリコンからなるゲ
ート電極とを持つ。上記Ｐ型シリコン領域は、ＭＮＯＳ
の基体ゲート領域を溝底する。

消去状態もしくは記憶情報が書込まれていない状態では
、ＭＮＯＳ）ランジスタは、そのしきい値電圧かの負の
電圧になっている。記憶情報の署込み又は消去のために
、ゲート絶縁膜には、トンネル現象によりキャリアの注
入が生じるような高電界が作用させられる。

書込み動作において、上記基体ゲートには、例えばは５
回路の接地電位の０■が印加され、ゲートには、例えば
＋１５Ｖの高電圧が印加される。

ソース領域及びドレイン領域には、書込むべき情報に応
じては＼Ｏｖの低電圧又は↑１２Ｖのような高電圧が印
加される。

ソース領域及びドレイン領域との間のシリコン領域表面
には、上記ゲートの正の高電圧に応じてチャンネルかに
！される。このチャンネルのｉ位はソース領域及びドレ
イン領域の電位と等しくなる。ソース領域及びトレイン
領域に上記のように０■の電圧が印加己れるとゲート絶
縁ＨＱには上記ゲートの高電圧に応した高電界が作用す
る。その結果、ゲート絶縁膜にはトンネル現象によりチ
ャンネルからキャリアとし°Ｃの電子が注入される。

これによって、ＭＮＯＳのしきい価値電圧は、例えば負
の電圧から正の電圧に変化される。

ソース領域及びドレイン領域に上記のように１−１２Ｖ
が印加６れた場合、ゲートとチャンネルどの間の電位差
が数■に減少する。このような低電圧差では、トンネル
現象による電子の圧入を起こさせるには不十分となる。

・ピの７こめ、Ｍ　Ｎ　ＯＳのしきい値電圧は変化しな
い。

また、消去の場合には、ゲートにＯ■を与えながら基体
ゲートに＋１５Ｖのような高電圧を印加して、逆方向の
トンネル現象を生じしめて、キャリアとしての電子を基
体ゲートに戻すことにより行われる。

従来のＥＥＰＲＯＭにあっては、１回の署き込みサイク
ルにおいて、同じメモリアレイ内に形成されたメモリセ
ルのうち、選択されたものに対してのみ書き込み動作を
行うものである。したがって、多ビットの書き込み動作
を行う場合、それぞれのビットＯご対してそれぞれ停き
込みが行われることになるので、その書き込み時間が長
くされるという問題があ乙。

なお、ＭＮＯＳ技術については、例えば特開昭５５−１
５６３７０号公報参照。

〔発明の目的〕

この発明の１つの目的は、多ピッ＋−ｉき込みの高速化
を実現したＥＥＰＲＯＭ装置を提供することにある。

この発明の他の目的は、その仔さ込み動作の制諷を容易
にしたＥＥＰＲＯＭ装置を提供することにある。

この発明のｉ；Ｉ記ならびにその他の目的と新規な特徴
は１．の明細書の記述およ−び添付図面から明らかにな
、うであろう。

〔発明の概要〕

本願におい゛亡開示される発明のうち代表的なものの概
要を筋単に説明すれば、下記の通りである。

すなわら、ＭＮＯＳ　トランジスタを含むメモリセルが
マトリックス配置されて構成されたメモリアレイにおけ
る１−夕線に、その読み出し信号を保持するラッチ回路
と、このランチ回路を選択してそれに書き替える情報を
セントするとともに、その保持情報に従って畜き込み動
作におけるデータ線の電位を形成するレベル変換回路を
設けることによって、１つのワードξ１）に結合された
複数のメモリセルに対して同時に書き込みを行うように
するものである。

〔実施例〕

第１図には、この発明の一実施例の要部回路図が示され
ている。

この実施例のＥＥＰＲＯＭ装置は、図示しないアドレス
バッファやＸデコーダＸ−ＤＣＲ及びＹデコーダＹ−Ｄ
ＣＲからなるアドレス選択回路と、これらのアドレス選
択回路の出力信号や制御信号に応答して書き込み／消去
動作のための電圧を形成する回路、及び上記制御信号を
形成する制御回路を含んでいる。同図には、メモリアレ
イＭ−ＡＲＹとその選択回路が示されている。特にｖＪ
ｖＦｉされないが、上記選択回路を構成するＸアドレス
デコーダＸ−ＤＣＲ等は、ＣＭＯ３回路により構成され
る。ＣＭＯ３回路は、＋５Ｖの低電源電圧が供給される
ことによって、その動作を行う。したがって、アドレス
デコーダＸ−ＤＣＲ及びＹ−ＤＣＲにより形成される選
択／非選択信号のレベルは、はｖ’　＋　５　”Ｊとさ
れ、ロウレベルは、はソ゛回路の接地電位のＯＶにされ
る。

上記ＭＮＯ３Ｉ−ランジスタに対する書き込み／消去動
作のために、負の高電圧−ＶｐＰが用いられる。この電
圧−ｖｐｐは、約−１２Ｖとされ、半導体集積回路の外
部端子から供給されても良いし、また半導体集積回路と
しての図示の回路とともに１つの半導体基板上に形成さ
た上記＋５Ｖで動作する発振回路で形成されたパルス信
号を整流して、負の電圧を形成するレベル変換回路によ
り形成されてもよい。

第１図において、メモリアレイＭ−ＡＲＹは、マトリッ
クス配置されたメモリセルを含んでいる。

メモリセルは、例示的に示されているように、ＭＮＯＳ
　）ランジスタＱ２と、そのドレインとデータ縁（ピン
ト線又はディジット線）Ｄｌとの間に設けられたアドレ
ス選択用ＭＯ３ＦＥＴＱＩと、特に制限されないが、上
記ＭＮＯ５Ｉ−ランジスタＱ２のソースと共通ソース線
との間に設けられた分離用ＭＯ３ＦＥＴＱ３とから構成
される。

同一の行に配置されたメモリセルのそれぞれのアドレス
選択用ＭＯ３ＦＥＴＱＩ等のゲートは、第１ワード線Ｗ
ｌｌに共通接続され、それに対応されたＭＮＯＳトラン
ジスタＱ２等のゲートは、第２ワード線Ｗ１２に共通接
続されている。同様に他の間−の行に配置されたメモリ
セルアドレス選択用ＭＯ５ＦＥＴ及びＭＮＯＳトランジ
スタのゲートは、それぞれ第１ワード線Ｗ２１．Ｗ２２
に共通接続されている。

同一の列に配置されたメモリセルのアドレス選択用ＭＯ
Ｓ　Ｆ　ＥＴＱ　１等のドレインは、データ線線ＤＩに
共通接続されている。同様に他の同一の列に配置された
メモリセルのアドレス選択用ＭＯ３ＦＥＴのドレインは
、それぞれデータ線Ｄ２に共通接続されている。

この実施例に従うと、ＭＮＯＳ）ランジスタの基体ゲー
トに電源電圧Ｖｃｃ印加することによってＭＮＯＳの記
憶情報を消去する構成がとられる。

これに応じて、上記基体ゲート、すなわち、メモリアレ
イＭ−ＡＲＹが形成された半導体領域ＷＥＬＬは、Ｘデ
コーダ、Ｙデコーダ等の周辺回路を構成するＮチャンネ
ルＭＯＳ　Ｆ　ＥＴが形成される半導体領域（ウェル領
域）と電気的に分断される。

上記メモリアレイＭ−ＡＲＹが形成されるウェル領域Ｗ
ＥＬＬは後述するように、例えばＮ型半導体基板表面に
形成されたＰ型ウェル領域から構成される。上記Ｎ型半
導体基板には、定常的に４・５Ｖのような電源電圧Ｖｃ
ｅが供給される。

上記の消去のために、個々のメモリセルをそれぞれ独立
のウェル領域に形成したり、同じ行もしくは列に配置さ
れるメモリセルを共通のウェル領域に形成したりするこ
とができるが、この実施例では、メモリセルの全体すな
わちメモリアレイＭ−ＡＲＹは１つの共通なウェル領域
Ｗ　Ｅ　Ｌ　Ｌに形成される。

上記第１のワード線Ｗｌｌ、Ｗ２１は、それぞれＸデコ
ーダを構成するノア（ＮＯＲ）ゲート回路Ｎ０ＲＩ、Ｎ
０Ｒ２の出力信号を選択的に伝える後述するようなゲー
ト回路Ｇの出力端子に結合される。第２のワード線Ｗ１
２．Ｗ２２は、それぞれ上記ノアゲート回路Ｎ０ＲＩ、
Ｎ０Ｒ２の出力信号に従って、選択的に約−１２Ｖのよ
うな負の高電圧を出力するレベル変換回路ｔ、　Ｖ　Ｃ
の出力端子に結合される。また、分離用ＭＯ３ＦＥＴＱ
３等のゲーｌ−は共通化され、制御電圧発生回路■ｉｇ
−Ｇにより形成された制御電圧Ｖｉｇが供給される。こ
れら分離用ＭＯ５ＦＥＴＱ３等のソースは、それぞれ共
通化されて共通ソース線Ｃ８＋＋Ｒ成し、並列形態のＰ
チャンネルＭＯ３ＦＥＴＱ７．Ｑ８と、ＰチャンネルＭ
Ｏ５ＦＥＴＱ６を通して選択的に回路の接地電位又は電
源電圧ＶＣＣが供給される。この実施例に従うと、デー
タ線は、書き込み及び消去動作の時に負の高電位にされ
る。ＭＯ３ＦＥＴＱ６ないしＱ８は、このような負電位
に実質的に影響されることなく通常のレベルの信号（Ｏ
Ｖ、５Ｖ）によってオン／オフ動作を行うようにＰチャ
ンネル型にされる。上記ＭＯ３ＦＥＴＱ７、Ｑ８のゲー
１−には、制御信号ｅｒが供給され、ＭＯ５ＦＥＴＱ６
のゲートには、上記制御信号ｅｒがインバータ回路ＩＶ
によって反転されて供給される。これにより、上記ＭＯ
５ＦＥＴＱ７．Ｑ８とＱ６は、上記制御信号ｓｒのレベ
ルに応じて相補的にオン／オフ状態にされる。また、上
記第２のワード線Ｗ１２．Ｗ２２等と共通化されたソー
ス線との間には、制御信号ｅ　ｒ　／　ｗ　ｅを受ける
Ｎチャンネル型のスイッチＭＯ５ＦＥＴＱ４．Ｑ５等が
設けられる。

上記のようにＭＮＯＳトランジスタＱ２等のソースを分
離用ＭＯ３ＦＥＴＱ３等を介して共通化する場合、ＭＮ
Ｏ３Ｉ−ランジスタとアドレス選択用ＭＯＳ　Ｆ　ＥＴ
とからなるメモリセルを用いた場合に必要とされるよう
なデータ線と並行に走るソース線（基準電位線）は不用
になる。

上記分離用ＭＯ５ＦＥＴＱ３等は、ＭＮＯＳ　ｌ−ラン
ジスタへの後述するような書き込み動作において、選択
されたメモリセルの第１及び第２のワード線Ｗｌｌ、１
２等がハイレベル（５■）とされ、基体ゲートとしての
ウェル領域ＷＥＬＬが約−１２■とされるとともに、デ
ータ線Ｄｌが約−１０Ｖにされたとき、上記制御電圧Ｖ
ｉｇが約−１Ｏ■のような低い電位にされるとこにより
オン状態にされる。これにより、実質的な！き込み動作
を行わない非選択とされたデータ線Ｄ２のハイレベル（
約５Ｖ）から上記書き込みを行うべきメモリセル側に電
流が流れ込むのを防止する。

また、スイッチＭＯ５ＦＥＴＱ４．Ｑ５等は、読み出し
動作のときにオン状態にされ、ＭＮＯＳトランジスタＱ
２等のゲートと共通ソース線Ｃ３を短絡し′ζ両者を同
電位にする。これにより、読み出し動作の時にオン状態
にされるＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　７　
、　Ｑ　８のソース電位が回路の接地電位より高くされ
ることによって、共通ソース線Ｃ８の浮き上がりが生じ
る。このような電位の上昇は、ＭＮＯＳトランジスタの
基板効果による実効的なしきい値電圧の上昇をもたらし
、ＭＮＯＳトランジスタが低いしきい値電圧を持つとき
、そのメモリ電流が流れなくなる。このため、上記短絡
ＭＯ３ＦＥＴＱ４．Ｑ５等が設けられ、ＭＮＯＳトラン
ジスタのゲートには、上記浮き上がり分を補償した電圧
が与えられる。

上記メモリアレイＭ−ＡＲＹが形成されるウェル領域Ｗ
ＥＬＬには、制御電圧発生回路Ｖｗ−Ｇにより形成され
た制御電圧Ｖｗ−Ｇが供給される。

この電圧Ｖｗは、書き込み動作のときに約−１２■のよ
うな負の高電圧にされ、消去動作のときに約＋５ｖの電
位にされる。

メモリアレイＭ−ＡＲＹの各データ線Ｄｉ、Ｄ２と共通
データ線ＣＤとの間にＹゲート回路としテノスイソ＋Ｍ
ＯＳ　Ｆ　ＥＴＱ　９．　Ｑ　１０等が設けられる。こ
れらのＭＯ５ＦＥＴＱ９．Ｑ’Ｉ　Ｏのゲートには、図
示しないＹデコーダＹ−ＤＣＲの出力信号が供給される
。上記共通データ線ＣＤは、入出力回路１０Ｂを構成す
るデータ入力回路の出力端子とデータ出力回路の入力端
子に結合される。

この入力出力回路１０Ｂを構成するデータ入力回路の入
力端子とデータ出力回路の出力端子は、外部端子Ｉ１０
に結合される。

この実ｍ　例では、ｌワード線分のメモリセルの同時書
き込みを行うようにするため、各データ線ＤＩ、Ｄ２に
は、消去／書き込みに先立って前の記憶情報と、書き替
え情報を保持するためのランチ回路ＦＦが設けられる。

また、各データ線ＤＩ。

Ｄ２等には、杏き込み動作のために、上記記憶情報に従
ってそのデータ線のレベルを選択的に負の高電圧−ｖｐ
ｐにさせるレベル変換回路ＬＶＣが設けられる。

第２図には、ＸデコーダＸ−ＤＣＲの単位回路を構成す
るゲート回路Ｇ及びレベル変換回路ＬＶＣの一実施例の
回路図が示されている。

ゲート回路Ｇは、上記ノアゲート回路Ｎ０ＲＩの出力信
号を制御信号７７″に従って第１ワード線Ｗ１１に伝え
るＮチャンネルＭＯ３ＦＥＴＱＩ■と、上記制御信号７
１′　と逆相の制御信号ｗ６゛を受けて、第１のワード
線Ｗｌｌに回路の接地電位を与えるＮチャンネルＭＯ３
ＦＥＴＱＩ　２により構成される。すなわち、書き込み
動作のとき上記制御信号；τ′のロウレベルによって伝
送ゲートＭＯ３ＦＥＴＱＩ　１はオフ状態にされ、制御
信号ｗ　ｅ　’　のハイレベルによってＭＯＳ　Ｆ　Ｅ
ＴＱ１２はオン状態にされるから、第１のワード線Ｗ１
１等は全て回路の接地電位にされる。消去もしくは読み
出し動作のとき、第１のワード線Ｗｌｌは、上記制御信
号Ｗｅ’　のハイレベル、ｗｅ’　のロウレベルによっ
て伝送ゲートＭＯＳ　Ｆ　ＥＴＱ　１１等がオン状態に
され、ノアゲート回路Ｎ０ＲＩの出力信号に従ったハイ
レベルとロウレベルにされる。すなわち、上記ワード線
Ｗｌｌは、それが選択４ζ態ならハイレベル（５■）と
され、非選択状態ならロウレベル（Ｏｖ）とされる。

上記ノアゲート回路Ｎ０ＲＩの出力端子は、制御信号ｗ
ｅｔｓを受けるＰチャンネル型伝送ゲー）ＭＯ８ＦＥＴ
ＱＩ　３を通して第２のワードＩｎ１Ｗ１２に結合され
る。また、上記ノアゲート回路Ｎ０ＲＩの出力信号を受
けるインバータ回路ＩＶＩの出力端子は、制御信号７丁
−を受けるＰチャンネル型伝送ゲー）ＭＯ５ＦＥＴＱＩ
　４を介して上記第２のワード線Ｗ１２に結合される。

上記第２のワード線Ｗ１２は、そのレベルに従って次の
レベル変換回路により選択的に負の高電圧−Ｖｐｐにさ
れる。上記ワード線Ｗ１２を選択的に負の高電圧−ｖｐ
ｐにさせる回路は、次の各回路素子により構成される。

特に制限されないが、上記第２のワード線Ｗ１２と負の
電圧端子−ＶｐＰＯ間には、負電圧−ＶＧＩＰからワー
ド線Ｗ１２に向かって電流を流すようにされたダイオー
ド形態のＰチャンネルＭＯ３ＦＥＴＱ１５が設けられる
。上記負電圧端子”ＶｐｐとキャパシタＣの一方の電極
との間には、上記第２のワード線Ｗ１２側にゲートが結
合されたＰチャンネルＭＯ３ＦＥＴＱ１６が設けられる
。

上記キャパシタＣの一方の電極と上記第２のワード線Ｗ
１２との間には、ワード線側から電流を流すようにされ
たダイオード形態のＰチャンネルＭＯ８ＦＥＴＱ１７が
設けられる。上記キャパシタＣの他方の電極には、上記
第２のワード線Ｗ１２側にそのゲートが結合されたＰチ
ャンネルＭＯＳＦＥＴＱ１８を通して図示しない発振回
路Ｏ３Ｃで形成された発振パルスが供給される。また、
上記ワード線Ｗ１２には、制御信号ｃｒを受けるＰチャ
ンネルＭＯ３ＦＥＴＱＩ　９によって、上記レベル変換
回路がレベル変換動作を開始する前に回路の接地電位が
与えられる。

この実施例のレベル変換動作は、次の通りである。例え
ば、消去動作のとき、最初に上記制御信号ｃｒが一時的
にロウレベルにされ、第２ワード線Ｗ１２を回路の接地
電位にリセットさせる。この後、制御信号ａｒｔがロウ
レベルにされる。これによってＭＯ５ＦＥＴＱ１４がオ
ン状態にされる。例えば、ノアゲート回路Ｎ０ＲＩから
ハイレベルの選択信号が送出されたなら、インバータ回
路ＩＶＩを介してロウレベルの信号が上記ＭＯ３ＦＥＴ
Ｑ１４に伝えられるから、上記Ｍ　ＯＳ　Ｆ　ＥＴＱ１
４のゲートとソースが同電位にされる結果、上記ＭＯ８
ＦＥＴＱＩ　４はオフ状態にされる。これによって第２
ワード線Ｗ１２はフローティング状態で上記ロウレベル
を維持する。上記第２ワード線Ｗ１２がフローティング
状態でロウレベルにされると、発振パルスがハイレベル
にされたとき、ＭＯ３ＦＥＴＱＩ　８がオン状態にされ
て、キャパシタＣにプリチャージを行う。次に、上記発
振パルスが回路の接地電位にされると、キャパシタＣは
、ブートストラップ作用によってｆＬ電位を形成する。

この負電位によってＭＯ３ＦＥＴＱＩ　７とＱ１６がオ
ン状態にされ、第２ワード線の電位を負電圧−ｖｐｐに
より上記ブートストラップ作用による負電圧分だけ低下
させる。次に、発振パルスがハイレベルにされると、キ
ャパシタＣには上記負電圧だけ大きなレベルにプリチャ
ージされるから、同様な動作の繰り返しによって、上記
負電圧−ｖｐｐが約１２Ｖのような負の高電圧なら、第
２ワード線Ｗ１２の電位を約−１０■のような低い電位
まで低下させる。なお、ダイオード形態のＭＯ５ＦＥＴ
Ｑ１７．Ｑ１６のしきい値電圧が存在するから、上述の
ように負電圧Ｖｐｐが一１２Ｖでもワード線Ｗ１２の電
位は一１０ｖのような電位にしか低下しない。一方、ノ
アゲート回路Ｎ０Ｒ１からロウレベルの非選択信号が送
出されたなら、インバータ回路ＩＶＩを介してハイレベ
ルの信号が上記ＭＯＳＦＥＴＱＩ　４に伝えられるから
、第２ワード線Ｗ１２の電位は、約５Ｖのようなハイレ
ベルにされる。

また、書き込み動作においては、制御信号７丁が一時的
にロウレベルにされ、第２ワード線Ｗ１２を回路の接地
電位にリセットされた後、制御信号ｗｅｔｓロウレベル
にされる。これによってＭＯ３ＦＥＴＱ１３がオン状態
にされる。例えば、ノアゲート回路Ｎ０ＲＩからハイレ
ベルの選択信号が送出されたなら、上記消去動作とは逆
に、第２ワード線１２の電位は約５ｖのようなハイレベ
ルに、ロウレベルの非選択信号が送出されたなら、第２
ワード線Ｗ１２の電位は上記レベル変換回路ＬＶＣが動
作して一１０Ｖにされる。

第３図には、上記各データ線に設けられるラッチ回路Ｆ
Ｆの一実施例の回路図が示されている。

データ線Ｄ１は、制御信号ＬＤを受けるＰチャンネルＭ
Ｏ５ＦＥＴＱ２６を介してフリップフロップ回路の入力
端子に結合される。フリップフロップ回路は、Ｐチャン
ネルＭＯ３ＦＥＴＱ２０゜Ｑ２２とＮチャンネルＭＯ３
ＦＥＴＱ２１．Ｑ２３からなる２つのＣＭＯＳインバー
タ回路の入力と出力とが交差接続されることによって溝
底される。上記フリップフロップ回路は、上記ＭＯ３Ｆ
ＥＴＱ２０．Ｑ２１からなるＣＭＯＳインバータ回路の
出力インピーダンスが比較的大きくされることによって
、上記ＭＯ３ＦＥＴＱ２６を通した信号に従った情報保
持動作を行う。

上記フリップフロップ回路の出力信号は、書き込み用の
ＰチャンネルＭＯＳＦＥＴＱ２５のゲートに伝えられる
。このＭＯ３ＦＥＴＱ２５のドレインは、上記データ線
Ｄ１に結合される。また、上記ＭＯ３ＦＥＴＱ２５のソ
ースと電源電圧Ｖｃｃとの間には、書き込み動作を指示
する内部信号７τ″　によってスイッチ制御されるＰチ
ャンネルＭＯ３ＦＥＴＱ２４が設けられる。

上記データ線Ｄ１には、上記フリップフロップ回路の保
持情報に従ったデータ線Ｄ１のレベルに応じて選択的に
負の高電圧にさせるレベル変換回路ＬＶＣが設けられる
。このレベル変換回路ＬＶＣは、上記負の高電圧−ＶＰ
Ｉ）と、図示しない書き込み動作を指示する内部信号を
受けて上記レベル変換動作を行う。

次に、第４図に示したタイミング図に従って、この実施
例回路の動作の一例を説明する。

この実施例では、特に制限されないが、以下の制御信号
は、図示しない発振回路又は外部端子から供給される周
期的なパルス信号を受けるカウンタ回路とその出力信号
を受けるデコード回路により形成される。また、特に制
■されないが、その動作モード信号は、チップ選択信号
と、書き込み／読み出し制御信号からなり、その動作モ
ードに従って一連の時系列的な内部制御信号が形成され
る。遅き込み動作においては、それに先立ってアドレス
指示されてワード線に結合された全てのメモリセルの記
憶情報が一旦読み出されて第１図に示した各ランチ回路
ＦＦに保持される。すなわち、メモリアレイＭ−ＡＲＹ
は、読み出し動作モードにされ、各データ線には選択さ
れたワード線に結合されたメモリセルの記憶情報に従っ
たレベルにされる。この各データ線の信号は、上記内部
信号ＬＤのロウレベルによりオン状態にされるＭＯ３Ｆ
ＥＴＱ２６を通してフリップフロップ回路に取り込まれ
る。そして、外部端子から供給された書き込み信号は、
ＹデコーダＹ−ＤＣＨにより選択されたスイッチＭＯ５
ＦＥＴＱ９等を介して１本のデータ線Ｄ１等に伝えられ
る。これにより、この選択されたデータ線Ｄ１等に結合
されたフリップフロップ回路には、上記外部端子から供
給された暑き込み信号に置き換えられる。複数ビットの
暑き替えを行う場合、上記Ｙアドレスの切り換えと、そ
れに対応した書き込み信号を供給することにより、それ
に対応したフリップフロップ回路の保持情報が外部端子
から供給された書き込み信号に置き喚えられる。

この後、以下の動作説明から明らかなように、上記ワー
ド線に結合されたＭＮＯ５Ｉ−ランンスタの消去動作が
実施され、その後に上記ランチ回路ＦＦの情報に従って
１ワ一ド線分のメモリセルに対して一斉に書き込み動作
が実施される。以上の動作により、外部からはスタティ
ック型ＲＡＭと同様な書き込み動作を行うことができる
。

書き込み動作モードにおいては、上記ラッチ回路Ｆ、Ｆ
への読み出し動作の取り込みと、書き替え動作が終了す
ると、ＩＩＪ　ｆ＃　（７Ｎ号ＥＷがロウレベルからハ
イレベルにされる。所定の時間差をもって各内部信号ｅ
ｒ、ａｒｔ、ｅｒｔｓがそれぞれハイレベルからロウレ
ベルに変化される。

上記内部信号ｓｒのロウレベル（ｅｒのハイレベル）に
よって、ＭＯ３ＦＥＴＱ６がオン状態にされるので、メ
モリアレイＭ−ＡＲＹの共通ソース線Ｃ３は＋５■のよ
うなハイレベルにされる。

上記内部信号丁Ｔとｅｒｔの時間差によってリセット信
号τ下が一時的に＋５■から一４Ｖのようなロウレベル
にされる。これによって、前記レベル変換回路ＬＶＣの
入力端子（ワード線Ｗ１２等）が接地電位にリセットさ
れた後、フローティング状態でロウレベル（Ｏｖ）にさ
れる。また、上記内部信号τＴとｅｒｔｓの時間差によ
ってリセット信号ｃｕが一時的に＋５■から一４ｖのよ
なロウレベルにされる。これにより、ウェルＷＥＬＬや
分離用ＭＯＳＦＥＴ等比較的大きな寄生容量を持つ負荷
に対する上記同様なりセント動作が実施される。

上記内部信号「７τのロウレベルによって、Ｘデコーダ
Ｘ−ＤＣＲがそのレベル変化動作を開始する０例えば、
選択された第２ワード線、言い換えるならば消去を実施
すべきＭＮＯＳ）ランジスタのゲート電位は前記説明し
たように約−１０Ｖのような負の高電圧に低下される。

なお、非選択状態のワード線、言い換えれば消去動作が
禁止ささるＭＮＯＳ）ランジスタのゲート電圧は、図示
しないが前記動作説明から明らかなように＋５Ｖのよう
なハイレベルにされる。

この後、内部信号ｅｒｔｓＯロウレベルによってメモリ
アレイＭ−ＡＲＹの基体ゲート、言い換えるなば、ウェ
ル領域ＷＥＬＬの駆動電圧を形成する制御電圧発生回路
Ｖｗ−Ｇは、その電圧Ｖｗを＋５Ｖのようなハイレベル
にする。

これにより、選択されたワード線に結合されるＭＮＯ３
！−ランジスタのゲートと基体ゲート間には負の高電圧
が供給される結果、そのフローティグゲートに取り込ま
れた情報電荷は、上記高電界によるトンネル効果によっ
て基体ゲートに戻される。なお、非選択のワード線に結
合されたＭＮＯＳトランジスタのゲートと基体ゲートと
は同心位にされるから、その消去は行われない。

また、その消去終了においては各内部信号τ了ｔＳ、ｅ
ｒｉ及びｅｒのように上記消去開始とは逆の順序でそれ
ぞれが時間差をもってロウレベルからハイレベルにされ
る。これに応じて、ウェル＠域ＷＥＬＬ、第２ワード線
及びデータ線の順序でもとの状態に復旧する。また、上
記内部信号により各リセット信号τ了、τ了及び７；が
形成される。以上の動作タイミングにおいては、消去開
始においてはＰ型のウェル領域ＷＥＬＬを最後に電源電
圧Ｖｃｃのようなハイレベルに持ち］−げろものであり
、その終了にあたっては最初に低下させるものであるの
で、ウェル領域ＷＥＬＬ、内に形成されたアドレス選択
用ＭＯＳ　Ｆ　ＥＴや分離用ＭＯ５ＦＥＴのＮ型のドレ
イン、ソースとウェル領域ＷＥＬＬとのＰＮ接合を逆バ
イアス状態に維持させることができる。

上記消去動作の後に引き続いて書き込め動作が行われる
。

内部信号Ｗｅ’　、ｗｅｔＳが順に時間差をもってハイ
レベルからロウレベルにされる。

上記内部信号ｗｅ’　のロウレベルにより、制御電圧発
生回路Ｖｗ−Ｇは、その電圧Ｖｗを−１２■のような負
の高電圧−Ｖｌ）Ｐにさせる。これによって、まずメモ
リアレイＭ−ＡＲＹが形成されるウェル領域ＷＥＬＬが
負の高電圧−ｖｐｐに低下される。これと同期して、制
御電圧発生回路Ｖｉｇ−６も、その電圧Ｖｉｇを約−１
０Ｖのような負の高電圧にさせる。これによって、メモ
リセルの各分離用ＭＯ３ＦＥＴがオフ状態にされる。ま
た、上記内部信号；１°°のロウレベルによって、Ｘデ
コーダＸ−ＤＣＲのゲート回路Ｇが開いて、選択された
メモリセルの第１ワード線；よハイレベル（＋５Ｖ）に
され、非選択のワード線は回路の接地電位（０■）にさ
れる（図示せＪ″）。

次に、内部信号ｗｅｔｓのロウレベルに同期して、Ｘデ
コーダＸ　−Ｄ　ＣＲは、選１尺された第２ワード線を
ハイレベル（＋５Ｖ）に、非選択のものをロウレベルに
する。このハイレベルとロウレベルを受けて、レベル変
換回路ＬＶＣは、上記ハイレベ、ルの選択信号ならその
第２ワード１京を＋５Ｖのようなハイレベルに、ロウレ
ベルの非選択信号なら、図示しないがその第２ワード線
を一１０■のような負の高電圧にする。また、４各デー
タ線に対応されたフリップフロップ回路に論理“１′　
（ハイレベル）が保持されているなら、第３図に示した
ＭＯ３ＦＥＴＱ２５がオフ状態にされるので、そのデー
タ線がフローティング状態にされる。上記フリップフロ
ップ回路に論理“０″が保持されたいるなら、ＭＯ５Ｆ
ＥＴＱ２５がオン状態にされるので、そのデータ線の電
位はＭＯＳ　Ｆ　ＥＴＱ２４及びＱ２５を通して電源層
圧ｖｅｅが供給される。したがって、レベル変化回路Ｌ
ＶＣが動作状態にされると、論理“ｌ”に対応されたデ
ータ線の電位は約−１０■のような負の高電圧にされ、
論理“θ″を書き込むもの（書き込み禁止）のものは約
＋５ｖのようなハイレベルにされる。これにより、論理
“１”が書き込まれるＭＮＯ３Ｉ−ランジスタのゲート
電圧が約＋５ｖ、その基体ゲート（ウェリ領域ＷＥＬＬ
）の電圧が約−１２Ｖ、及びドレイン（データ線）電圧
が約−１０Ｖとなるから、その基体ゲートにおけるチャ
ンネルとゲート電極間に約１５Ｖのような高電界が作用
して、トンネル効果による電子の注入が行われる。これ
に対して、論理“０”が１き込まれるＭＮＯＳトランジ
スタは、そのドレイン電圧が約＋５■にされるため、ゲ
ートとチャンネル間に高電圧が印加されないため上記電
子の注入が行われなく、消去状態を維持する。

書き込み動作の終了においては、各内部信号Ｗｅｔτ、
；τ″のように上記開始時とは逆の順序でそれぞれが時
間差をもってロウレベルからハイレベルにされる。これ
に応じて、データ線及び第２ワード線、ウニｌｉ、　ｔ
Ｊｊ域の順序でもとの状態に復旧する。また、上記内部
信号により各リセット信号τ下、「τ及び７７が形成さ
れる。以上の動作タイミンクにおいては、その開始にお
いてはＰ型のウェル領域ＷＥＩ−５ＩＪ最初に負の高電
圧に低下させるものてあり、その紡了にあたっては最後
に復旧させるものであるので、ウェル領域ＷＥＬＬ内に
形成されたアドレス選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔや分離
用ＭＯ３ＦＥＴのＮ型のドレイン、ソースとウェル領域
ＷＥＬＬとのＰＮ接合を逆バイアス状態に維持させると
こができる。

〔効　果〕

（１）メモリアレイの各データ線にラッチ回路と、暑き
込み／消去動作に必要とされる電圧を形成するレベル変
換回路を設けることにより、書き込み動作モードの時に
、その読み出しを行って書き込み前の記憶情報を上記ラ
ンチ回路に保持させて、１ワ一ド線分のＭＮＯＳ　ｌ−
ランジスタの消去を行うとともに、その前もしくは後に
Ｙアドレス選択回路を介してラッチ回路の保持情報の書
き替えをおこない、その保持情報に従って１ワ一ド線分
のＭＮＯＳトランジスタの書き込みを同時に行うことに
よって、多ビットの書き込みを高速に行うことができる
という効果が得られる。すなわち、う。

子回路に対する保持情報の署き替えはＭＮＯＳ　トラン
ジスタへのトンネル効果を利用した書き込み時間に比べ
て極めて短くできるものである。

（２）上記１１）により、ラッチ回路への読み出し／う
・７チ回路の保持情報の書き替え、消去動作及び書き込
み動作とい一連の動作を連続して行うことによリ、外部
からはＲＡＭと同様な制御によりその書き込み動作を実
施することができるという効果が得られる。

（３）負の高電圧を用いることによって、半導体基板の
電位を正の電源電圧等の所定の電圧に固定した状ｆｌで
、ＭＮＯＳ）ランジスタの書き込み、消去を実施するこ
とができる。したがって、上記電源電圧と回路の接地電
位のような信号レベルにより動作されるＰチャンネルＭ
ＯＳ　Ｆ　ＥＴを半導体基板上に形成できるから、アド
レスデコーダやアドレスバッファ等の周辺回路を０Ｍ０
３回路により構成できる。これにより、ＣＭＯ５回路化
による低消費電力と高速動作化を実現できるという効果
が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。消去動作と書き込み動
作は、外部端子から供給される制御信号に従って、独立
した動作モードによりそれぞれ行うようにするものであ
ってもよい。また、メモリセルの分離用ＭＯ３ＦＥＴを
省略して、ＭＮＯＳトランジスタのソースを基準電位線
に接続させるものであってもよい。この場合、基？′＄
電位線は、書き込み動作の時にフローティング状態にさ
れ、読み出し及び消去動作の時に回路の接地電位が与え
られる。

また、Ｘデコーダやランチ回路及び制御信号により選択
的に負の高電圧を発生させるレベル変換回路の具体的回
路構成は、何であってもよい。

さらに、周辺回路は、ＣＭＯ５回路の他、Ｎチャンネル
ＭＯ５ＦＥ’Ｔのみにより構成するものであってもよい
。この場合には、正の高電圧を用いて、その暑き込み／
消去動作を行うことができる。

〔利用分野〕

この発明は、ＥＥＰＲＯＭ装置として広く利用できるも
のである。

【図面の簡単な説明】

第１図は、この発明に係るＥＥＰＲＯＭ装置の要部一実
施例の回路図、 第２図は、そのＸデコーダ及びレベル変換回路の一実施
例を示す回路図、 第３図は、データ線に設けられるランチ回路の一実施例
を示す回路図、 第４図は、ＥＥＰＲＯＭ装置の動作の一例を示すタイミ
ング図である。 Ｍ−ＡＲＹ・・メモリアレイ、Ｘ−ＤＣＲ・・Ｘデコー
ダ、ＬＶＣ・・レベル変換回路、ＦＦ・・ランチ回路、
Ｖｉｇ−Ｇ、　Ｖｗ−Ｇ・・制御電圧発生回路、ＩＯＢ
・・入出力回路、ＷＥＬＬ・・ウェル領域

Claims (1)

1. 【特許請求の範囲】 １、電気的書き込み及び消去が可能な半導体不揮発性メ
   モリ素子を含むメモリセルがマトリックス配置されて構
   成されたメモリアレイと、上記メモリアレイにおけるデ
   ータ線に、その読み出し信号を保持するラッチ回路と、
   このラッチ回路の保持情報に従って書き込み動作におけ
   るデータ線の電位を形成するレベル変換回路とを含むこ
   とを特徴とするＥＥＰＲＯＭ装置。 ２、上記メモリアレイは、定常的に所定の電圧が供給さ
   れる半導体基板上に形成されたウェル領域に形成され、
   上記半導体不揮発性メモリ素子は、ＭＮＯＳトランジス
   タから成り、上記所定の電圧とそれと逆極性の高電圧と
   を用いて設定される書き込み／消去動作のために供給さ
   れるＭＮＯＳトランジスタのゲート電極と基板ゲート及
   びそのドレイン電圧の関係を、メモリセルが形成された
   ウェル領域と、このウェル領域内のメモリセルが結合さ
   れるデータ線が結合される半導体領域とのＰＮ接合部が
   逆バイアス状態を維持するように時間差をもって変化さ
   せることを特徴とする特許請求の範囲第１項記載のＥＥ
   ＰＲＯＭ装置。