JPH0310129B2 - - Google Patents
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- JPH0310129B2 JPH0310129B2 JP58059846A JP5984683A JPH0310129B2 JP H0310129 B2 JPH0310129 B2 JP H0310129B2 JP 58059846 A JP58059846 A JP 58059846A JP 5984683 A JP5984683 A JP 5984683A JP H0310129 B2 JPH0310129 B2 JP H0310129B2
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- JP
- Japan
- Prior art keywords
- register
- data holding
- state
- detection
- bit
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、情報処理装置におけるレジスタのア
クセス制御方式に関する。
クセス制御方式に関する。
（従来技術）
従来、この種の情報処理装置ではサブルーチン
を呼出すことによりレジスタの内容を退避した
り、回復したりする場合には、ストア命令を複数
回実行させ、必要なレジスタの内容を退避した
り、ロード命令を複数回実行させて必要なレジス
タの内容を回復していた。
を呼出すことによりレジスタの内容を退避した
り、回復したりする場合には、ストア命令を複数
回実行させ、必要なレジスタの内容を退避した
り、ロード命令を複数回実行させて必要なレジス
タの内容を回復していた。
したがつて、レジスタの内容のロード処理やス
トア処理以外には、命令の読出しや解読などの処
理ではレジスタ数だけステツプ数が必要となり、
オーバーヘツドが大きいと云う欠点があつた。
トア処理以外には、命令の読出しや解読などの処
理ではレジスタ数だけステツプ数が必要となり、
オーバーヘツドが大きいと云う欠点があつた。
（発明の目的）
本発明の目的は、ロードあるいはストアに使用
するレジスタを複数のレジスタに対応したビツト
から成るデータにより指示することができるよう
に構成し、さらに上記データから直接的にオーバ
ーヘツドなくロードしたり、ストアしたりするこ
とができるようにレジスタを構成し、複数のレジ
スタによるロードと、ストアとを効率よく行なう
ことができるようにした情報処理装置を提供する
ことにある。
するレジスタを複数のレジスタに対応したビツト
から成るデータにより指示することができるよう
に構成し、さらに上記データから直接的にオーバ
ーヘツドなくロードしたり、ストアしたりするこ
とができるようにレジスタを構成し、複数のレジ
スタによるロードと、ストアとを効率よく行なう
ことができるようにした情報処理装置を提供する
ことにある。
（発明の構成）
本発明による情報処理装置はデータ保持手段
と、第１および第２の検出手段と、レジスタ選択
手段と、状態反転手段と、制御手段とを具備して
構成したものである。
と、第１および第２の検出手段と、レジスタ選択
手段と、状態反転手段と、制御手段とを具備して
構成したものである。
データ保持手段は、複数のレジスタに対応づけ
られたビツト群から成るデータを保持するための
ものである。
られたビツト群から成るデータを保持するための
ものである。
第１の検出手段は、データ保持手段において特
定の状態にあるビツトを検出するためのものであ
る。レジスタ選択手段は、第１の検出手段により
検出されたビツトに対応して、複数のレジスタを
選択するためのものである。
定の状態にあるビツトを検出するためのものであ
る。レジスタ選択手段は、第１の検出手段により
検出されたビツトに対応して、複数のレジスタを
選択するためのものである。
状態反転選択手段は、第１の検出手段により検
出された前記データ保持手段のビツトの状態を反
転させるためのものである。第２の検出手段は、
データ保持手段に対して特定の状態を表わすビツ
トが、あらかじめ定められたビツト数だけ保持さ
れているか否かを検出するためのものである。
出された前記データ保持手段のビツトの状態を反
転させるためのものである。第２の検出手段は、
データ保持手段に対して特定の状態を表わすビツ
トが、あらかじめ定められたビツト数だけ保持さ
れているか否かを検出するためのものである。
制御手段は前記第２の検出手段の出力により一
連の動作の終了を制御し前記データ保持手段を初
期状態に設定するためのものである。
連の動作の終了を制御し前記データ保持手段を初
期状態に設定するためのものである。
（実施例）
次に、本発明について図面を参照して詳細に説
明する。
明する。
第１図は本発明による情報処理装置の第１の実
施例を示すブロツク図であり、１はデータ保持手
段、２は第１の検出手段と選択手段とから成り、
状態反転手段を実効的に含む検出選択手段、３は
アドレスレジスタ、４はレジスタフアイル、５は
第２の検出手段、６は制御手段である。
施例を示すブロツク図であり、１はデータ保持手
段、２は第１の検出手段と選択手段とから成り、
状態反転手段を実効的に含む検出選択手段、３は
アドレスレジスタ、４はレジスタフアイル、５は
第２の検出手段、６は制御手段である。
第１図において、データ保持手段１は４ビツト
のレジスタにより構成してあり、最左端ビツト１
０がレジスタ番号０番のレジスタに対応し、ビツ
ト１１がレジスタ番号１番のレジスタに対応し、
ビツト１２がレジスタ番号２番のレジスタに対応
し、ビツト１３がレジスタ番号３番のレジスタに
対応する。レジスタ番号０番からレジスタ番号３
番までのレジスタはレジスタフアイル４に格納さ
れており、レジスタフアイル４の内部に置かれて
いるレジスタの選択は２ビツト３０，３１より成
るアドレスレジスタ３によつて行なつている。デ
ータ保持手段１において、各ビツトの論理値が１
であれば各ビツトに対応するレジスタがアクセス
され、論理値が０であれば各ビツトに対応するレ
ジスタがアクセスされない。すなわち、データ保
持手段１の内容が（1001）2であれば、レジスタ番
号０番とレジスタ番号３番とがアクセスされる。
のレジスタにより構成してあり、最左端ビツト１
０がレジスタ番号０番のレジスタに対応し、ビツ
ト１１がレジスタ番号１番のレジスタに対応し、
ビツト１２がレジスタ番号２番のレジスタに対応
し、ビツト１３がレジスタ番号３番のレジスタに
対応する。レジスタ番号０番からレジスタ番号３
番までのレジスタはレジスタフアイル４に格納さ
れており、レジスタフアイル４の内部に置かれて
いるレジスタの選択は２ビツト３０，３１より成
るアドレスレジスタ３によつて行なつている。デ
ータ保持手段１において、各ビツトの論理値が１
であれば各ビツトに対応するレジスタがアクセス
され、論理値が０であれば各ビツトに対応するレ
ジスタがアクセスされない。すなわち、データ保
持手段１の内容が（1001）2であれば、レジスタ番
号０番とレジスタ番号３番とがアクセスされる。
第１図において、第１の検出手段と選択手段と
を含み、状態反転手段を実効的に含む検出選択手
段２は第２図に示す回路により構成されている。
を含み、状態反転手段を実効的に含む検出選択手
段２は第２図に示す回路により構成されている。
第２図において、第１〜第３のゲート回路２１
〜２３が第１の検出手段として使用され、第４お
よび第５のゲート回路２４，２５が選択手段とし
てレジスタを選択するために使用されている。
〜２３が第１の検出手段として使用され、第４お
よび第５のゲート回路２４，２５が選択手段とし
てレジスタを選択するために使用されている。
第１〜第３のゲート回路２１〜２３により構成
された第１の検出手段は入力信号b0〜b3のなかか
ら論理値が１であつて、最も若番のレジスタ番号
に対応するビツトのみを選択するように構成され
ている。すなわち、この部分において実効的に状
態反転手段の作用を行なつている。
された第１の検出手段は入力信号b0〜b3のなかか
ら論理値が１であつて、最も若番のレジスタ番号
に対応するビツトのみを選択するように構成され
ている。すなわち、この部分において実効的に状
態反転手段の作用を行なつている。
信号b0〜b3と信号c0〜c3との関係を第３図の一
部分に示す。
部分に示す。
いつぽう、第４および第５のゲート回路により
構成されたレジスタ選択手段は、第３図の他の部
分に示すように、論理値が１である信号c0〜c3に
対応したレジスタ番号を信号d0，d1により出力す
るように構成されている。
構成されたレジスタ選択手段は、第３図の他の部
分に示すように、論理値が１である信号c0〜c3に
対応したレジスタ番号を信号d0，d1により出力す
るように構成されている。
第２の検出手段５はゲート回路により構成され
ており、データ保持手段１の出力がすべて論理値
０の場合には出力信号を発生するように構成され
ている。制御手段６は、その制御により入力信号
a0〜a3の内容がデータ保持手段１にセツトされる
ように構成されている。
ており、データ保持手段１の出力がすべて論理値
０の場合には出力信号を発生するように構成され
ている。制御手段６は、その制御により入力信号
a0〜a3の内容がデータ保持手段１にセツトされる
ように構成されている。
第４図はレジスタ番号０〜３番のレジスタを、
それぞれa0〜a3＝1011としてアクセスしたときの
各信号のタイミングチヤートである。
それぞれa0〜a3＝1011としてアクセスしたときの
各信号のタイミングチヤートである。
第５図は本発明による情報処理装置の第２の実
施例であり、１〜６は単純には第１図におけるも
のと同様な構成要素である。
施例であり、１〜６は単純には第１図におけるも
のと同様な構成要素である。
第５図において７は状態反転手段、８はマスク
手段である。
手段である。
状態反転手段７は、アドレスレジスタ３にセツ
トされているレジスタ番号よりも若番のレジスタ
番号に対応し、ビツトの状態を論理値１から論理
値０に反転させる。
トされているレジスタ番号よりも若番のレジスタ
番号に対応し、ビツトの状態を論理値１から論理
値０に反転させる。
マスク手段８は状態反転手段７の出力により、
上記若番のレジスタ番号を禁止するためのゲート
であり、４ビツトのゲート回路８０〜８３から成
立つ。
上記若番のレジスタ番号を禁止するためのゲート
であり、４ビツトのゲート回路８０〜８３から成
立つ。
第６図は、第５図に示した検出選択手段２の詳
細を示す回路であり、第６図において検出選択手
段２は第１〜第３のゲート回路２１〜２３と、第
４および第５のゲート回路２４，２５とから成立
つ。
細を示す回路であり、第６図において検出選択手
段２は第１〜第３のゲート回路２１〜２３と、第
４および第５のゲート回路２４，２５とから成立
つ。
第６図において、第１の検出手段は第１〜第３
のゲート回路２１〜２３から成立ち、選択手段は
第４および第５のゲート回路２４，２５から成立
つ。第７図は、第６図に示す検出選択手段２の動
作を示す真理値の関係をまとめたものである。
のゲート回路２１〜２３から成立ち、選択手段は
第４および第５のゲート回路２４，２５から成立
つ。第７図は、第６図に示す検出選択手段２の動
作を示す真理値の関係をまとめたものである。
第８図は、第５図に示した状態反転手段７の詳
細を示す回路図である。
細を示す回路図である。
第８図において、状態反転手段７は第６〜第８
のゲート回路７１〜７３と、第９〜第11のゲート
回路７４〜７６と、フリツプフロツプ７０とから
成立つ。第６〜第８のゲート回路７１〜７３はマ
スク信号を出力するためのゲートであり、第８〜
第11のゲート回路７４〜７６はアドレスレジスタ
３の出力からマスク信号を形成するためのデコー
ダである。フリツプフロツプ７０は第６〜第８の
ゲート回路７１〜７３をイネーブルするためのも
のである。
のゲート回路７１〜７３と、第９〜第11のゲート
回路７４〜７６と、フリツプフロツプ７０とから
成立つ。第６〜第８のゲート回路７１〜７３はマ
スク信号を出力するためのゲートであり、第８〜
第11のゲート回路７４〜７６はアドレスレジスタ
３の出力からマスク信号を形成するためのデコー
ダである。フリツプフロツプ７０は第６〜第８の
ゲート回路７１〜７３をイネーブルするためのも
のである。
第９図は、第８図に示す状態反転手段７の動作
を示す真理値をまとめたものである。
を示す真理値をまとめたものである。
以下に第５図〜第９図を参照しながら本発明に
よる情報処理装置の動作を詳細に説明する。
よる情報処理装置の動作を詳細に説明する。
制御手段６からの信号ｋにより、信号線a0〜a3
の内容がデータ保持手段１にセツトされる。信号
ｋは状態反転手段７にも供給され、このときにフ
リツプフロツプ７０がセツトされる。
の内容がデータ保持手段１にセツトされる。信号
ｋは状態反転手段７にも供給され、このときにフ
リツプフロツプ７０がセツトされる。
信号ｋは１クロツク期間のみに論理値が１とな
る。したがつて、第９図から明らかなように、信
号m0〜m3は１クロツク期間のみにすべて論理値
が１となり、信号b0〜b3はデータ保持手段１の内
容がそのまま出力されるものである。
る。したがつて、第９図から明らかなように、信
号m0〜m3は１クロツク期間のみにすべて論理値
が１となり、信号b0〜b3はデータ保持手段１の内
容がそのまま出力されるものである。
b0はレジスタ４０に対応し、b1はレジスタ４１
に対応し、b2はレジスタ４２に対応し、b3はレジ
スタ４３に対応している。
に対応し、b2はレジスタ４２に対応し、b3はレジ
スタ４３に対応している。
レジスタ４０〜４３はレジスタフアイル４に格
納されており、該当したアドレスを与えることに
よりアクセスできる。
納されており、該当したアドレスを与えることに
よりアクセスできる。
第１〜第３のゲート回路２１〜２３により構成
された第１の検出手段は論理値が１の状態にある
最若番のレジスタ番号に対応したビツトを選択す
る。第４および第５のゲート回路２４，２５によ
り構成された選択手段は、論理値が１の状態にあ
る最若番のレジスタ番号を出力する。
された第１の検出手段は論理値が１の状態にある
最若番のレジスタ番号に対応したビツトを選択す
る。第４および第５のゲート回路２４，２５によ
り構成された選択手段は、論理値が１の状態にあ
る最若番のレジスタ番号を出力する。
選択された最若番のレジスタ番号はアドレスレ
ジスタ３にセツトされ、レジスタフアイル４の該
当するレジスタにアクセスされる。
ジスタ３にセツトされ、レジスタフアイル４の該
当するレジスタにアクセスされる。
アドレスレジスタ３の出力は第８図の状態反転
手段７にも供給され、状態反転手段７からマスク
信号m0〜m3が出力される。
手段７にも供給され、状態反転手段７からマスク
信号m0〜m3が出力される。
ここで、マスク信号は既に説明したように、ア
ドレスレジスタ３にセツトされているレジスタ番
号よりも若番のレジスタ番号に対応して各ビツト
をマスクし、出力を禁止するために使用され、出
力されるマスク信号はマスク手段８に入力されて
いる。
ドレスレジスタ３にセツトされているレジスタ番
号よりも若番のレジスタ番号に対応して各ビツト
をマスクし、出力を禁止するために使用され、出
力されるマスク信号はマスク手段８に入力されて
いる。
マスク信号m0〜m3によりマスクされた出力信
号b0〜b3により、次のレジスタを選択するための
処理が開始される。このようにして、データ保持
手段１にセツトされているデータにより指示され
たレジスタのみが、次から次へとオーバーヘツド
なくアクセスされる。
号b0〜b3により、次のレジスタを選択するための
処理が開始される。このようにして、データ保持
手段１にセツトされているデータにより指示され
たレジスタのみが、次から次へとオーバーヘツド
なくアクセスされる。
処理の終了を検出するための第２の検出手段５
は、信号b0〜b3がすべて０であるときにこれを検
出するものである。
は、信号b0〜b3がすべて０であるときにこれを検
出するものである。
上記第１、および第２の実施例では、情報処理
装置の本発明に関連する部分のみを取出して説明
したものであり、情報処理装置の一般的な説明は
省略されていることは云うまでもない。
装置の本発明に関連する部分のみを取出して説明
したものであり、情報処理装置の一般的な説明は
省略されていることは云うまでもない。
（発明の効果）
本発明には以上説明したように、ロードあるい
はストアに使用するレジスタを複数のレジスタに
対応したビツトから成るデータにより指示するこ
とにより構成し、さらに上記データから直接的に
オーバーヘツドなくロードしたり、ストアしたり
することができるように構成することにより、簡
易な構成で速度を犠牲にすることなく迅速に処理
を行なうことができると云う効果がある。
はストアに使用するレジスタを複数のレジスタに
対応したビツトから成るデータにより指示するこ
とにより構成し、さらに上記データから直接的に
オーバーヘツドなくロードしたり、ストアしたり
することができるように構成することにより、簡
易な構成で速度を犠牲にすることなく迅速に処理
を行なうことができると云う効果がある。
第１図は、本発明による情報処理装置の第１の
実施例を部分的に示すブロツク図である。第２図
は、第１図に示す検出選択手段の回路構成を示す
図である。第３図は、第２図に示す検出選択手段
の動作を示す真理値をまとめた図である。第４図
は、第１図に示す情報処理装置の動作を示すタイ
ミングチヤートである。第５図は、本発明による
情報処理装置の第２の実施例を部分的に示すブロ
ツク図である。第６図は、第５図に示す検出選択
手段の回路構成を示す図である。第７図は、第６
図に示す検出選択手段の動作を示す真理値をまと
めた図である。第８図は、第５図に示す状態反転
手段の回路構成を示す図である。第９図は、第８
図に示す状態反転手段の動作を示す真理値をまと
めた図である。 １……データ保持手段、２……検出選択手段、
３……アドレスレジスタ、４……レジスタフアイ
ル、５……第２の検出手段、６……制御手段、７
……状態反転手段、８……マスク手段、２１〜２
５，７１〜７６，８０〜８３……ゲート回路、７
０……フリツプフロツプ、１０〜１３，３０，３
１，４０〜４３，a0〜a3，b0〜b3，d0，d1，e0，
e1，m0〜m3，ｋ……信号。
実施例を部分的に示すブロツク図である。第２図
は、第１図に示す検出選択手段の回路構成を示す
図である。第３図は、第２図に示す検出選択手段
の動作を示す真理値をまとめた図である。第４図
は、第１図に示す情報処理装置の動作を示すタイ
ミングチヤートである。第５図は、本発明による
情報処理装置の第２の実施例を部分的に示すブロ
ツク図である。第６図は、第５図に示す検出選択
手段の回路構成を示す図である。第７図は、第６
図に示す検出選択手段の動作を示す真理値をまと
めた図である。第８図は、第５図に示す状態反転
手段の回路構成を示す図である。第９図は、第８
図に示す状態反転手段の動作を示す真理値をまと
めた図である。 １……データ保持手段、２……検出選択手段、
３……アドレスレジスタ、４……レジスタフアイ
ル、５……第２の検出手段、６……制御手段、７
……状態反転手段、８……マスク手段、２１〜２
５，７１〜７６，８０〜８３……ゲート回路、７
０……フリツプフロツプ、１０〜１３，３０，３
１，４０〜４３，a0〜a3，b0〜b3，d0，d1，e0，
e1，m0〜m3，ｋ……信号。
Claims (1)
- １ 複数のレジスタに対応づけられたビツト群か
ら成るデータを保持するためのデータ保持手段
と、前記データ保持手段において特定の状態にあ
るビツトを検出するための第１の検出手段と、前
記第１の検出手段により検出されたビツトに対応
して、前記複数のレジスタを選択するためのレジ
スタ選択手段と、前記第１の検出手段により検出
された前記データ保持手段のビツトの状態を反転
させるための状態反転手段と、前記データ保持手
段に対して特定の状態を表わすビツトがあらかじ
め定められたビツト数だけ保持されているか否か
を検出するための第２の検出手段と、前記第２の
検出手段出力により一連の動作の終了を制御し前
記データ保持手段を初期状態に設定するための制
御手段とを具備して構成したことを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58059846A JPS59184943A (ja) | 1983-04-05 | 1983-04-05 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58059846A JPS59184943A (ja) | 1983-04-05 | 1983-04-05 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59184943A JPS59184943A (ja) | 1984-10-20 |
| JPH0310129B2 true JPH0310129B2 (ja) | 1991-02-13 |
Family
ID=13124976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58059846A Granted JPS59184943A (ja) | 1983-04-05 | 1983-04-05 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59184943A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4947358A (en) * | 1989-03-20 | 1990-08-07 | Digital Equipment Corporation | Normalizer for determining the positions of bits that are set in a mask |
| JPH02287732A (ja) * | 1989-04-28 | 1990-11-27 | Nec Corp | レジスタアドレス生成装置 |
| JPH05143340A (ja) * | 1991-11-22 | 1993-06-11 | Fujitsu Ltd | レジスタ書き込み制御方法 |
| JPH064305A (ja) * | 1992-06-22 | 1994-01-14 | Nec Corp | プロセッサのレジスタ入替え判別回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430741B2 (ja) * | 1974-10-19 | 1979-10-02 | ||
| JPS51138356A (en) * | 1975-05-26 | 1976-11-29 | Mitsubishi Electric Corp | Priority interruption control circuit |
-
1983
- 1983-04-05 JP JP58059846A patent/JPS59184943A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59184943A (ja) | 1984-10-20 |
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