JPH01283635A - バッファ制御回路 - Google Patents
バッファ制御回路Info
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- JPH01283635A JPH01283635A JP63114386A JP11438688A JPH01283635A JP H01283635 A JPH01283635 A JP H01283635A JP 63114386 A JP63114386 A JP 63114386A JP 11438688 A JP11438688 A JP 11438688A JP H01283635 A JPH01283635 A JP H01283635A
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- buffer
- branch
- operand
- data
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１丘立ヱ
本発明はバッファ制御回路に関し、特にオペランドバッ
ファと命令先取り用の命令バッファとを備える情報処理
装置に用いられるバッファ制御回路に関する。
ファと命令先取り用の命令バッファとを備える情報処理
装置に用いられるバッファ制御回路に関する。
良米五韮
従来、バッファ制御回路は、第２図に示すように、オペ
ランドバッファ２１と、命令バッファ２２と、オペラン
ドバッファ制御回路２３と、命令バッファ制御回路２４
と、オペランドデータ整列回路１５と、命令データ整列
回路１６とを含んで構成されている。
ランドバッファ２１と、命令バッファ２２と、オペラン
ドバッファ制御回路２３と、命令バッファ制御回路２４
と、オペランドデータ整列回路１５と、命令データ整列
回路１６とを含んで構成されている。
命令で指定される主記憶上のオペランドデータは主記憶
装置（図示せず）から読出され、主記憶読出しデータ１
０１としてオペランドバッファ２１に送られてくる。オ
ペランドバッファ２１では主記憶読出しデータ１０１と
ともに送られてきたオペランドデータ格納指示信号１０
２により、オペランドバッファ制御回路２３からのオペ
ランドバッファ書込みアドレス１１２で指定されるアド
レスにこの主記憶読出しデータ１０１が格納される。
装置（図示せず）から読出され、主記憶読出しデータ１
０１としてオペランドバッファ２１に送られてくる。オ
ペランドバッファ２１では主記憶読出しデータ１０１と
ともに送られてきたオペランドデータ格納指示信号１０
２により、オペランドバッファ制御回路２３からのオペ
ランドバッファ書込みアドレス１１２で指定されるアド
レスにこの主記憶読出しデータ１０１が格納される。
オペランドバッファ２１に格納されたオペランドデータ
は、オペランドバッフ１Ｈｅ１１回路２３がらのオペラ
ンドバッファ読出しアドレス１１４で指定されるアドレ
スから読出され、オペランドバッファ出力信号１０８と
してオペランドデータ整列回路１５に出力される。
は、オペランドバッフ１Ｈｅ１１回路２３がらのオペラ
ンドバッファ読出しアドレス１１４で指定されるアドレ
スから読出され、オペランドバッファ出力信号１０８と
してオペランドデータ整列回路１５に出力される。
オペランドデータ整列回路１５ではオペランドバッファ
制御回路２３からのオペランドデータ整列指示信号１１
０によりオペランドバッファ２１からのオペランドバッ
ファ出力信号１０ｇを整列して、その整列結果をオペラ
ンドデータ１０６として図示せぬ演算装置に送出する。
制御回路２３からのオペランドデータ整列指示信号１１
０によりオペランドバッファ２１からのオペランドバッ
ファ出力信号１０ｇを整列して、その整列結果をオペラ
ンドデータ１０６として図示せぬ演算装置に送出する。
主記憶上の命令データは主記憶装置から読出され、主記
憶読出しデータ１０１として命令バッファ２１に送られ
てくる。命令バッファ２２では主記憶読出しデータ１０
１とともに送られてきた命令データ格納指示信号１０３
により、命令バッファ制御回路２４からの命令バッファ
書込みアドレス１１３で指定されるアドレスにこの主記
憶読出しデータ１０１が格納される。
憶読出しデータ１０１として命令バッファ２１に送られ
てくる。命令バッファ２２では主記憶読出しデータ１０
１とともに送られてきた命令データ格納指示信号１０３
により、命令バッファ制御回路２４からの命令バッファ
書込みアドレス１１３で指定されるアドレスにこの主記
憶読出しデータ１０１が格納される。
命令バッファ２２に格納された命令データは、命令バッ
ファ制御回路２４に入力される命令デコード信号１０４
が分岐命令以外の命令を示すときには、命令バッファ制
御回路２４からの命令バッファ読出しアドレス１１５で
指定されるアドレスから読出され、命令バッファ出力信
号１０９として命令データ整列回路１６に出力される。
ファ制御回路２４に入力される命令デコード信号１０４
が分岐命令以外の命令を示すときには、命令バッファ制
御回路２４からの命令バッファ読出しアドレス１１５で
指定されるアドレスから読出され、命令バッファ出力信
号１０９として命令データ整列回路１６に出力される。
命令データ整列回路１６では命令バッファ制御回路２４
からの命令データ整列指示信号１１１により命令バプフ
ァ２２からの命令バヅファ出力信号１０９を整列して、
その整列結果を命令データ１０７として演算装置に送出
する。
からの命令データ整列指示信号１１１により命令バプフ
ァ２２からの命令バヅファ出力信号１０９を整列して、
その整列結果を命令データ１０７として演算装置に送出
する。
命令バッファ制御回路２４への命令デコード信号１０４
が分岐命令を示すときに、演算装置からの分岐条件成立
信号１０５が分岐条件不成立を示していれば、命令バッ
ファ制御口１ｉ２４は命令バッフＴ読出しアドレス１１
５を命令バッファ２２に出力するとともに、命令データ
整列指示信号１１１を命令データ整列回路１６に出力す
る。
が分岐命令を示すときに、演算装置からの分岐条件成立
信号１０５が分岐条件不成立を示していれば、命令バッ
ファ制御口１ｉ２４は命令バッフＴ読出しアドレス１１
５を命令バッファ２２に出力するとともに、命令データ
整列指示信号１１１を命令データ整列回路１６に出力す
る。
命令データ整列回路１６では命令バッファ制御口＃１２
４からの命令データ整列指示信号１１１により命令バッ
ファ２２からの命令バッファ出力信号１０９を整列して
、その整列結果を命令データ１０７として演算装置に送
出する。
４からの命令データ整列指示信号１１１により命令バッ
ファ２２からの命令バッファ出力信号１０９を整列して
、その整列結果を命令データ１０７として演算装置に送
出する。
一方、演算装置からの分岐条件成立信号１０５が分岐条
件成立を示していれば、命令バッファ書込みアドレス１
１３と命令バッファ読出しアドレス１１５とを初期値に
するとともに、分岐先の命令データを読出すために読出
し指示信号１１６を主記憶装置に出力する。
件成立を示していれば、命令バッファ書込みアドレス１
１３と命令バッファ読出しアドレス１１５とを初期値に
するとともに、分岐先の命令データを読出すために読出
し指示信号１１６を主記憶装置に出力する。
主記憶装置からこの読出し指示信号１１６により分岐先
の命令データが読出されて命令バッファ２１に格納され
た後に、命令バッファ制御回路２４からは命令バッファ
読出しアドレス１１５が命令バッファ２２に出力される
とともに、命令データ整列指示信号１１１が命令データ
整列回路１６に出力され、命令データ整列回路１６で整
列された命令バッファ２２からの命令バッファ出力信号
１０９が命令データ１０１として演算装置に送出される
。
の命令データが読出されて命令バッファ２１に格納され
た後に、命令バッファ制御回路２４からは命令バッファ
読出しアドレス１１５が命令バッファ２２に出力される
とともに、命令データ整列指示信号１１１が命令データ
整列回路１６に出力され、命令データ整列回路１６で整
列された命令バッファ２２からの命令バッファ出力信号
１０９が命令データ１０１として演算装置に送出される
。
このような従来のバッファ制御回路では、分岐命令を処
理する場合に、演算装置からの分岐条件成立信号１０５
により分岐条件の成立が確定するまで、主記憶装置から
分岐先の命令データを取出すことができないので、分岐
命令の実行効率が低くなるという欠点がある。
理する場合に、演算装置からの分岐条件成立信号１０５
により分岐条件の成立が確定するまで、主記憶装置から
分岐先の命令データを取出すことができないので、分岐
命令の実行効率が低くなるという欠点がある。
１匪血旦ヱ
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、分岐命令の実行効率を向上させることが
できるバッファ制御回路の提供を目的とする。
されたもので、分岐命令の実行効率を向上させることが
できるバッファ制御回路の提供を目的とする。
及ｊし１１戊
本発明によるバッファ制御回路は、オペランドデータを
格納するオペランドバッファと、先取りされた命令デー
タを格納する命令バッファとを有する情報処理装置のバ
ッファ制御回路であって、命令デコード信号が分岐命令
であるとき、主記憶から分岐先の命令データを読出して
前記オペランドバッファに書込む書込み手段と、前記分
岐命令の条件が成立したことが通知されたとき、前記書
込み手段により前記オペランドバッファに書込まれた前
記分岐先の命令データを読出して演算装置に出力する出
力手段とを設けたことを特徴とする特に里贋 次に、本発明の一実施例について図面を参照して説明す
る。
格納するオペランドバッファと、先取りされた命令デー
タを格納する命令バッファとを有する情報処理装置のバ
ッファ制御回路であって、命令デコード信号が分岐命令
であるとき、主記憶から分岐先の命令データを読出して
前記オペランドバッファに書込む書込み手段と、前記分
岐命令の条件が成立したことが通知されたとき、前記書
込み手段により前記オペランドバッファに書込まれた前
記分岐先の命令データを読出して演算装置に出力する出
力手段とを設けたことを特徴とする特に里贋 次に、本発明の一実施例について図面を参照して説明す
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る６図において、本発明の一実施例によるバッファ制御
回路は、バッファ回路１．２と、オペランドバッファ制
御回路３と、命令バッファ制御回ＦＩ＠４と、バッファ
切替え回路５と、バッファ切替えフリップフロップ（以
下バッファ切替えＦＦとする）６と、選択回１ｉ７〜１
４と、オペランドデータ整列回路１５と、命令データ整
列回路１６とを含んで構成されている。
る６図において、本発明の一実施例によるバッファ制御
回路は、バッファ回路１．２と、オペランドバッファ制
御回路３と、命令バッファ制御回ＦＩ＠４と、バッファ
切替え回路５と、バッファ切替えフリップフロップ（以
下バッファ切替えＦＦとする）６と、選択回１ｉ７〜１
４と、オペランドデータ整列回路１５と、命令データ整
列回路１６とを含んで構成されている。
バッファ回路１，２は夫々図示せぬ主記憶装置から送ら
れてきた主記憶読出しデータ１０１が入力され、選択回
路７．８からの格納指示信号により選択回Ｆ！８９．１
０からのアドレス信号で指定されるアドレスにオペラン
ドデータまたは命令データが格納される。
れてきた主記憶読出しデータ１０１が入力され、選択回
路７．８からの格納指示信号により選択回Ｆ！８９．１
０からのアドレス信号で指定されるアドレスにオペラン
ドデータまたは命令データが格納される。
また、選択回路１１．１２からのアドレス信号で指定さ
れるアドレスから読出されたバッファ回路１．２のバッ
ファ出力信号１０８，１０９は選択回路１３．１４に夫
々出力され、選択回路１３．１４で選択されてオペラン
ドデータ整列回路１５まなは命令データ整列回路１６に
入力される。
れるアドレスから読出されたバッファ回路１．２のバッ
ファ出力信号１０８，１０９は選択回路１３．１４に夫
々出力され、選択回路１３．１４で選択されてオペラン
ドデータ整列回路１５まなは命令データ整列回路１６に
入力される。
オペランドバッファ制御回路３はオペランドバッファ書
込みアドレス信号１１２を選択回路９．１０に出力し、
またオペランドバッファ読出しアドレス信号１１４を選
択回路１１．１２に出力するとともに、オペランドデー
タ整列指示信号１１０をオペランドデータ整列回路１５
に出力する。
込みアドレス信号１１２を選択回路９．１０に出力し、
またオペランドバッファ読出しアドレス信号１１４を選
択回路１１．１２に出力するとともに、オペランドデー
タ整列指示信号１１０をオペランドデータ整列回路１５
に出力する。
命令バッファ制御回路４は命令バッファ書込みアドレス
信号１１３を選択回路９．１０に出力し、また命令バッ
ファ読出しアドレス信号１１５を選択回路１１．１２に
出力するとともに、命令データ整列指示信号１１１を命
令データ整列回路１６に出力する。
信号１１３を選択回路９．１０に出力し、また命令バッ
ファ読出しアドレス信号１１５を選択回路１１．１２に
出力するとともに、命令データ整列指示信号１１１を命
令データ整列回路１６に出力する。
バッファ切替え回路５は命令デコード信号１０４と図示
せぬ演算装置からの分岐条件成立信号１０５とを入力し
、読出し指示信号１１６を主記憶装置に出力するととも
に、バッファ切替えフリップフロップ更新指示信号１１
７をバッファ切替えＦＦ６に出力する。
せぬ演算装置からの分岐条件成立信号１０５とを入力し
、読出し指示信号１１６を主記憶装置に出力するととも
に、バッファ切替えフリップフロップ更新指示信号１１
７をバッファ切替えＦＦ６に出力する。
バッファ切替えＦＦ６はバッファ切替え指示信号１１８
を選択回路７〜１４に出力し、バッファ切替え回路５か
らのバッファ切替えフリップフロップ更新指示信号１１
７によりその保持する内容が反転される。
を選択回路７〜１４に出力し、バッファ切替え回路５か
らのバッファ切替えフリップフロップ更新指示信号１１
７によりその保持する内容が反転される。
選択回路７．８は主記憶装置からのオペランドデータ格
納指示信号１０２と命令データ格納指示信号１０３との
うち一方をバッファ切替えＦＦ６からのバッファ切替え
指示信号１１８により選択し、その選択した信号を格納
指示信号としてバッファ回路１．２に出力する。ここで
、選択回路７がオペランドデータ格納指示信号１０２を
選択するときには、選択回路８は命令データ格納指示信
号１０３を選択するようになっており、この逆の場合に
も同様にして、選択回路７．８では夫々異なる信号が選
択される。
納指示信号１０２と命令データ格納指示信号１０３との
うち一方をバッファ切替えＦＦ６からのバッファ切替え
指示信号１１８により選択し、その選択した信号を格納
指示信号としてバッファ回路１．２に出力する。ここで
、選択回路７がオペランドデータ格納指示信号１０２を
選択するときには、選択回路８は命令データ格納指示信
号１０３を選択するようになっており、この逆の場合に
も同様にして、選択回路７．８では夫々異なる信号が選
択される。
選択回路９．１０はオペランドバッファ制御回路３から
のオペランドバッファ書込みアドレス信号１１２と、命
令バッファ制御回路４からの命令バッファ書込みアドレ
ス信号１１３とのうち一方をバッファ切替えＦＦ６から
のバッファ切替え指示信号１１８により選択し、その選
択した信号を書込みアドレス信号としてバッファ回路１
．２に出力する。ここで、選択回路９がオペランドバッ
ファ書込みアドレス信号１１２を選択するときには、選
択回路１０は命令バッファ書込みアドレス信号１１３を
選択するようになっており、この逆の場合にも同様にし
て、選択回路９．１０では夫々異なる信号が選択される
。
のオペランドバッファ書込みアドレス信号１１２と、命
令バッファ制御回路４からの命令バッファ書込みアドレ
ス信号１１３とのうち一方をバッファ切替えＦＦ６から
のバッファ切替え指示信号１１８により選択し、その選
択した信号を書込みアドレス信号としてバッファ回路１
．２に出力する。ここで、選択回路９がオペランドバッ
ファ書込みアドレス信号１１２を選択するときには、選
択回路１０は命令バッファ書込みアドレス信号１１３を
選択するようになっており、この逆の場合にも同様にし
て、選択回路９．１０では夫々異なる信号が選択される
。
選択回路１１．１２はオペランドバッファ制御回路３か
らのオペランドバッファ読出しアドレス信号１１４と、
命令バッファ制御回路４からの命令バッファ読出しアド
レス信号１１５とのうち一方をバッファ切替えＦＦ６か
らのバッファ切替え指示信号１１８により選択し、その
選択した信号を読出しアドレス信号としてバッファ回路
１．２に出力する。ここで、選択回路１１がオペランド
バッファ読出しアドレス信号１１４を選択するときには
、選択回路１２は命令バッファ読出しアドレス信号１１
５を選択するようになっており、この逆の場合にも同様
にして、選択回路１１゜１２では夫々異なる信号が選択
される。
らのオペランドバッファ読出しアドレス信号１１４と、
命令バッファ制御回路４からの命令バッファ読出しアド
レス信号１１５とのうち一方をバッファ切替えＦＦ６か
らのバッファ切替え指示信号１１８により選択し、その
選択した信号を読出しアドレス信号としてバッファ回路
１．２に出力する。ここで、選択回路１１がオペランド
バッファ読出しアドレス信号１１４を選択するときには
、選択回路１２は命令バッファ読出しアドレス信号１１
５を選択するようになっており、この逆の場合にも同様
にして、選択回路１１゜１２では夫々異なる信号が選択
される。
選択回路１３はバッファ回路１．２夫々からのバッファ
出力信号１０８，１０９のうち一方をバッファ切替えＦ
Ｆ６からのバッファ切替え指示信号１１８により選択し
、その選択した信号をオペランドバッファ出力信号とし
てオペランドデータ整列回路１５に送る。また、選択回
路１４はバッファ回路１．２夫々からのバッファ出力信
号１０８，１０９のうち一方をバッファ切替えＦＦ６か
らのバッファ切替え指示信号１１８により選択し、その
選択した信号を命令バッファ出力信号として命令データ
整列回路１６に送る。
出力信号１０８，１０９のうち一方をバッファ切替えＦ
Ｆ６からのバッファ切替え指示信号１１８により選択し
、その選択した信号をオペランドバッファ出力信号とし
てオペランドデータ整列回路１５に送る。また、選択回
路１４はバッファ回路１．２夫々からのバッファ出力信
号１０８，１０９のうち一方をバッファ切替えＦＦ６か
らのバッファ切替え指示信号１１８により選択し、その
選択した信号を命令バッファ出力信号として命令データ
整列回路１６に送る。
オペランドデータ整列回路１５はオペランドバッファ制
御回路３からのオペランドデータ整列指示信号１１０に
より選択回路１３からのオペランドバッファ出力信号を
整列し、その整列結果をオペランドデータ１０６として
演算装置に送出する。
御回路３からのオペランドデータ整列指示信号１１０に
より選択回路１３からのオペランドバッファ出力信号を
整列し、その整列結果をオペランドデータ１０６として
演算装置に送出する。
命令データ整列回路１６は命令バッファ制御回路４から
の命令データ整列指示信号１１１により選択回路１４か
らの命令バッファ出力信号を整列し、その整列結果を命
令データ１０７として演算装置に送出する。
の命令データ整列指示信号１１１により選択回路１４か
らの命令バッファ出力信号を整列し、その整列結果を命
令データ１０７として演算装置に送出する。
まず最初に、バッファ切替えＦＦ６に論理′１″が保持
されているならば、選択回路７ではオペランドデータ格
納指示信号１０２が選択され、選択回路８では命令デー
タ格納指示信号１０３が選択される。また、選択回路９
ではオペランドバッファ書込みアドレス信号１１２が選
択され、選択回路１０では命令バッファ書込みアドレス
信号１１３が選択されるので、バッファ回路１にはオペ
ランドデータが格納され、バッファ回路２には命令デー
タが格納される。
されているならば、選択回路７ではオペランドデータ格
納指示信号１０２が選択され、選択回路８では命令デー
タ格納指示信号１０３が選択される。また、選択回路９
ではオペランドバッファ書込みアドレス信号１１２が選
択され、選択回路１０では命令バッファ書込みアドレス
信号１１３が選択されるので、バッファ回路１にはオペ
ランドデータが格納され、バッファ回路２には命令デー
タが格納される。
したがって、バッファ回路１からオペランドデータを読
出し、バッファ回路２から命令データを読出すために、
選択回路１１ではオペランドバッファ読出しアドレス信
号１１４が選択され、選択回路１２では命令バヅファ読
出しアドレス信号１１５が選択される。これにより、バ
ッファ回路１から読出されたバッファ出力信号１０８は
選択回路１３で選択され、このバッファ出力信号１０８
がオペランドバッファ出力信号としてオペランドデータ
整列回路１５で整列されてオペランドデータ１０６とし
て演算装置に送出される。
出し、バッファ回路２から命令データを読出すために、
選択回路１１ではオペランドバッファ読出しアドレス信
号１１４が選択され、選択回路１２では命令バヅファ読
出しアドレス信号１１５が選択される。これにより、バ
ッファ回路１から読出されたバッファ出力信号１０８は
選択回路１３で選択され、このバッファ出力信号１０８
がオペランドバッファ出力信号としてオペランドデータ
整列回路１５で整列されてオペランドデータ１０６とし
て演算装置に送出される。
また、バッファ回路２から読出されたバッファ出力信号
１０９は選択回路１４で選択され、このバッファ出力信
号１０９が命令バッファ出力信号として命令データ整列
回路１６で整列されて命令データ１０７として演算装置
に送出される。
１０９は選択回路１４で選択され、このバッファ出力信
号１０９が命令バッファ出力信号として命令データ整列
回路１６で整列されて命令データ１０７として演算装置
に送出される。
すなわち、バッファ回路１はオペランドバッファとして
機能し、バッファ回路２は命令バッファとして機能して
いることになる。ここで、命令デコード信号１０４が分
岐命令以外の命令を示すときや、分岐命令の分岐条件が
不成立のときには第２図に示す従来例と同様の処理動作
を行うので、これらの場合の処理動作の説明は省略する
。
機能し、バッファ回路２は命令バッファとして機能して
いることになる。ここで、命令デコード信号１０４が分
岐命令以外の命令を示すときや、分岐命令の分岐条件が
不成立のときには第２図に示す従来例と同様の処理動作
を行うので、これらの場合の処理動作の説明は省略する
。
上述のようにバッファ回路１．２が機能しているときに
、バッファ切替え回路５が命令デコード信号１０４の監
視により分岐命令であることを検出すると、主記憶装置
から分岐先の命令データを先取りするために、この分岐
命令の分岐条件の成立不成立が確定する前に、バッファ
切替え回路５は主記憶装置に対して読出し指示信号１１
６を出力する。このとき、読出し指示信号１１６にはオ
ペランドデータのコードを付加して、主記憶装置から先
取りされる分岐先の命令データがオペランドバッファ側
（バッファ回路１側）に格納されるようにする。
、バッファ切替え回路５が命令デコード信号１０４の監
視により分岐命令であることを検出すると、主記憶装置
から分岐先の命令データを先取りするために、この分岐
命令の分岐条件の成立不成立が確定する前に、バッファ
切替え回路５は主記憶装置に対して読出し指示信号１１
６を出力する。このとき、読出し指示信号１１６にはオ
ペランドデータのコードを付加して、主記憶装置から先
取りされる分岐先の命令データがオペランドバッファ側
（バッファ回路１側）に格納されるようにする。
通常、主記憶装置からのオペランドデータ及び命令デー
タの読出しは同じ処理動作で行われ、読出すデータがオ
ペランドデータなのか命令データなのかを示すコードが
読出し指示信号１１６に付加されて送出されている。こ
れにより、主記憶装置から読出されたデータはオペラン
ドデータ格納指示信号１０２まなは命令データ格納指示
信号１０３とともに送られてくる。したがって、読出し
指示信号１１６に付加するコードを変えることによって
データの格納先を変更することも可能である。
タの読出しは同じ処理動作で行われ、読出すデータがオ
ペランドデータなのか命令データなのかを示すコードが
読出し指示信号１１６に付加されて送出されている。こ
れにより、主記憶装置から読出されたデータはオペラン
ドデータ格納指示信号１０２まなは命令データ格納指示
信号１０３とともに送られてくる。したがって、読出し
指示信号１１６に付加するコードを変えることによって
データの格納先を変更することも可能である。
こののち、バッファ切替え回路５に演算装置からの分岐
条件成立信号１０５が入力されて、分岐条件が成立した
ことが通知されると、バッファ切替え回路５はバッファ
切替えＦＦ６にバッファ切替えフリップフロップ更新指
示信号１１７を出力し、バッファ切替えＦＦ６に保持さ
れた内容を反転させる。
条件成立信号１０５が入力されて、分岐条件が成立した
ことが通知されると、バッファ切替え回路５はバッファ
切替えＦＦ６にバッファ切替えフリップフロップ更新指
示信号１１７を出力し、バッファ切替えＦＦ６に保持さ
れた内容を反転させる。
これにより、バッファ切替えＦＦ６からのバッファ切替
え指示信号１１８が論理“０”となり、選択回路７では
命令データ格納指示信号１０３が、選択回路８ではオペ
ランドデータ格納指示信号１０２が、選択回路９では命
令バッファ書込みアドレス信号１１３が、選択回路１０
ではオペランドバッファ書込みアドレス信号１１２が、
選択回路１１では命令バッファ読出しアドレス信号１１
５が、選択回路１２ではオペランドバッファ読出しアド
レス信号１１４が、選択回路１３ではバッファ出力信号
１０９が、選択回路１４ではバッファ出力信号１０８が
夫々選択される。
え指示信号１１８が論理“０”となり、選択回路７では
命令データ格納指示信号１０３が、選択回路８ではオペ
ランドデータ格納指示信号１０２が、選択回路９では命
令バッファ書込みアドレス信号１１３が、選択回路１０
ではオペランドバッファ書込みアドレス信号１１２が、
選択回路１１では命令バッファ読出しアドレス信号１１
５が、選択回路１２ではオペランドバッファ読出しアド
レス信号１１４が、選択回路１３ではバッファ出力信号
１０９が、選択回路１４ではバッファ出力信号１０８が
夫々選択される。
したがって、バッファ回路１が命令バッファとして機能
し、バッファ回路２がオペランドバッファとして機能す
るので、分岐条件の成立後に命令データ１０７として演
算装置に送出されるのは、バッファ回路１からのバッフ
ァ出力信号１０８が命令データ整列回路１６で整列され
た整列結果、すなわちバッファ回路１に格納された分岐
先の命令データである。
し、バッファ回路２がオペランドバッファとして機能す
るので、分岐条件の成立後に命令データ１０７として演
算装置に送出されるのは、バッファ回路１からのバッフ
ァ出力信号１０８が命令データ整列回路１６で整列され
た整列結果、すなわちバッファ回路１に格納された分岐
先の命令データである。
以後、次の分岐命令の分岐条件が成立するまで、バッフ
ァ回路１は命令バッファとして機能し、バッファ回路２
はオペランドバッファとして機能し、次の分岐命令の分
岐条件の成立後に再びその機能が交換される。
ァ回路１は命令バッファとして機能し、バッファ回路２
はオペランドバッファとして機能し、次の分岐命令の分
岐条件の成立後に再びその機能が交換される。
このように、バッファ回Ｆ！＠１．２を選択回路７〜１
４によりオペランドバッファあるいは命令バッファのい
ずれにも使用可能なようにし、分岐命令の実行時には分
岐条件の成立不成立の確定前に、分岐先の命令データを
主記憶装置から取出してオペランドバッファとして用い
られているバッファ回路に格納し、分岐条件の成立後に
そのバッファ回路から分岐先の命令データを読出すよう
にすることによって、分岐条件の成立が確定する前に主
記憶装置から分岐先の命令データを取出しておくことが
でき、分岐条件の成立後にはこの分岐先の命令データに
より分岐命令を即実行可能となる。
４によりオペランドバッファあるいは命令バッファのい
ずれにも使用可能なようにし、分岐命令の実行時には分
岐条件の成立不成立の確定前に、分岐先の命令データを
主記憶装置から取出してオペランドバッファとして用い
られているバッファ回路に格納し、分岐条件の成立後に
そのバッファ回路から分岐先の命令データを読出すよう
にすることによって、分岐条件の成立が確定する前に主
記憶装置から分岐先の命令データを取出しておくことが
でき、分岐条件の成立後にはこの分岐先の命令データに
より分岐命令を即実行可能となる。
よって、わずかな金物量の増加で、分岐命令の実行効率
を向上させることができる。
を向上させることができる。
尚、本発明の一実施例においてはバッファ切替えＦＦ６
の初期値を論理“１”としたが、この初期値が論理“０
”であってもよいことは明白である。
の初期値を論理“１”としたが、この初期値が論理“０
”であってもよいことは明白である。
正月じＬ１里
以上説明したように本発明によれば、命令デコード信号
が分岐命令であることを検出しなとき、主記憶から分岐
先の命令データを読出してオペランドバッファに書込み
、分岐命令の条件が成立したときにオペランドバッファ
に書込まれた分岐先の命令データを読上して演算装置に
出力するようにすることによって、分岐命令の実行効率
を向上させることができるという効果がある。
が分岐命令であることを検出しなとき、主記憶から分岐
先の命令データを読出してオペランドバッファに書込み
、分岐命令の条件が成立したときにオペランドバッファ
に書込まれた分岐先の命令データを読上して演算装置に
出力するようにすることによって、分岐命令の実行効率
を向上させることができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来例の構成を示すブロック図である。 主要部分の符号の説明 １．２・・・・・・バッファ回路 ５・・・・・・バッファ切替え回路 ６・−・・・・バッファ切替えフリップフロップ７〜１
４・・・・・・選択回路
２図は従来例の構成を示すブロック図である。 主要部分の符号の説明 １．２・・・・・・バッファ回路 ５・・・・・・バッファ切替え回路 ６・−・・・・バッファ切替えフリップフロップ７〜１
４・・・・・・選択回路
Claims (1)
- （１）オペランドデータを格納するオペランドバッファ
と、先取りされた命令データを格納する命令バッファと
を有する情報処理装置のバッファ制御回路であって、命
令デコード信号が分岐命令であるとき、主記憶から分岐
先の命令データを読出して前記オペランドバッファに書
込む書込み手段と、前記分岐命令の条件が成立したこと
が通知されたとき、前記書込み手段により前記オペラン
ドバッファに書込まれた前記分岐先の命令データを読出
して演算装置に出力する出力手段とを設けたことを特徴
とするバッファ制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114386A JPH01283635A (ja) | 1988-05-11 | 1988-05-11 | バッファ制御回路 |
| CA000599082A CA1317384C (en) | 1988-05-11 | 1989-05-09 | Buffer control circuit for data processor |
| FR8906186A FR2631471B1 (fr) | 1988-05-11 | 1989-05-11 | Circuit de controle de memoire-tampon pour machine de traitement de donnee |
| US07/837,607 US5151980A (en) | 1988-05-11 | 1992-02-21 | Buffer control circuit for data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114386A JPH01283635A (ja) | 1988-05-11 | 1988-05-11 | バッファ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01283635A true JPH01283635A (ja) | 1989-11-15 |
Family
ID=14636374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63114386A Pending JPH01283635A (ja) | 1988-05-11 | 1988-05-11 | バッファ制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5151980A (ja) |
| JP (1) | JPH01283635A (ja) |
| CA (1) | CA1317384C (ja) |
| FR (1) | FR2631471B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112347010B (zh) * | 2020-11-09 | 2023-07-04 | 群联电子股份有限公司 | 存储器控制方法、存储器存储装置及存储器控制电路单元 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979744A (ja) * | 1972-12-08 | 1974-08-01 | ||
| JPS61235948A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | デ−タ処理装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4742451A (en) * | 1984-05-21 | 1988-05-03 | Digital Equipment Corporation | Instruction prefetch system for conditional branch instruction for central processor unit |
| CA1285657C (en) * | 1986-01-29 | 1991-07-02 | Douglas W. Clark | Apparatus and method for execution of branch instructions |
| JPS63317828A (ja) * | 1987-06-19 | 1988-12-26 | Fujitsu Ltd | マイクロコ−ド読み出し制御方式 |
| US4881194A (en) * | 1987-11-16 | 1989-11-14 | Intel Corporation | Stored-program controller for equalizing conditional branch delays |
| JPH0769812B2 (ja) * | 1987-12-29 | 1995-07-31 | 富士通株式会社 | データ処理装置 |
-
1988
- 1988-05-11 JP JP63114386A patent/JPH01283635A/ja active Pending
-
1989
- 1989-05-09 CA CA000599082A patent/CA1317384C/en not_active Expired - Fee Related
- 1989-05-11 FR FR8906186A patent/FR2631471B1/fr not_active Expired - Fee Related
-
1992
- 1992-02-21 US US07/837,607 patent/US5151980A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4979744A (ja) * | 1972-12-08 | 1974-08-01 | ||
| JPS61235948A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2631471A1 (fr) | 1989-11-17 |
| CA1317384C (en) | 1993-05-04 |
| FR2631471B1 (fr) | 1994-07-08 |
| US5151980A (en) | 1992-09-29 |
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