JPH03102446A - 記憶装置に対するデータ二重書き込み制御方式 - Google Patents
記憶装置に対するデータ二重書き込み制御方式Info
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- JPH03102446A JPH03102446A JP1239434A JP23943489A JPH03102446A JP H03102446 A JPH03102446 A JP H03102446A JP 1239434 A JP1239434 A JP 1239434A JP 23943489 A JP23943489 A JP 23943489A JP H03102446 A JPH03102446 A JP H03102446A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
記憶装置の異なる２つの領域にデータを二重に書き込む
二重書き込み命令を実行するための制御方式に関し， データ二重書き込み命令の制′ａ機構の簡素化を図り，
ハード量を削減することを目的としインタリーブ構成と
記憶容量とが同一の２つの記憶ユニットからなる記憶装
置の記憶制御装置において 上記２つの記憶ユニットの各々に同一データを書き込む
二重書き込み命令を実行する際．一方の記憶ユニットに
対して行ったブロック有効化とブロック内アドレスの発
生およびアドレス例外検出のアクセス制御結果を他方の
記憶ユニットに対してそのまま通用する構成をもつ。
二重書き込み命令を実行するための制御方式に関し， データ二重書き込み命令の制′ａ機構の簡素化を図り，
ハード量を削減することを目的としインタリーブ構成と
記憶容量とが同一の２つの記憶ユニットからなる記憶装
置の記憶制御装置において 上記２つの記憶ユニットの各々に同一データを書き込む
二重書き込み命令を実行する際．一方の記憶ユニットに
対して行ったブロック有効化とブロック内アドレスの発
生およびアドレス例外検出のアクセス制御結果を他方の
記憶ユニットに対してそのまま通用する構成をもつ。
本発明は，記憶装置の異なる２つの領域にデー夕を二重
に書き込む二重書き込み命令を実行するための制御方式
に関し，特に同一構戒の２つの記憶ユニノＩ・を制御す
る記憶制御装置において，各記憶ユニットに同一のブロ
ンク内アドレスを用いて同一データを並列に書き込むた
めの効率的なデータニ重書き込み制御方式に関する。
に書き込む二重書き込み命令を実行するための制御方式
に関し，特に同一構戒の２つの記憶ユニノＩ・を制御す
る記憶制御装置において，各記憶ユニットに同一のブロ
ンク内アドレスを用いて同一データを並列に書き込むた
めの効率的なデータニ重書き込み制御方式に関する。
（従来の技術］
複数のＣＰＵがシステム記憶装置（ＳＳＵと呼ばれる）
を共川するマルチプロセッサシステムにおいては たと
えば処理データを現用と予備用とに二重書きし，現用デ
ータを用いた実時間処理で障害が発生した場合予備用デ
ータを用いて実時間処理を続行するなどのＲ． Ａ Ｓ
対応処理や，異なる領域に二重書きされた同一データに
ついて異なる処理を２つのＣＰＵが並行して行う分散処
理などがしばしば行われている。
を共川するマルチプロセッサシステムにおいては たと
えば処理データを現用と予備用とに二重書きし，現用デ
ータを用いた実時間処理で障害が発生した場合予備用デ
ータを用いて実時間処理を続行するなどのＲ． Ａ Ｓ
対応処理や，異なる領域に二重書きされた同一データに
ついて異なる処理を２つのＣＰＵが並行して行う分散処
理などがしばしば行われている。
このような場合の従来のデータ二重書き込み制御方式を
第３図に示す。
第３図に示す。
第３図において，１１．１２はそれぞれシステム記憶ユ
ニットのＳＳＵＯとＳＳｔＪ１である。ＳＳＵＯば２つ
の記憶エレメンｌ− Ｓ Ｓ Ｅ ＯとＳＳＥ１とで構
威され，ＳＳＵＩもＳＳＥ２とＳＳＥ３とで構成されて
いる。各システム記憶ユニットＳＳＵＯないしＳＳＵＩ
はそれぞれ同一のインタリーブ構成と同一の記憶容量と
をそなえ，１つの記憶装置上の２つのブロックを構威し
ている。
ニットのＳＳＵＯとＳＳｔＪ１である。ＳＳＵＯば２つ
の記憶エレメンｌ− Ｓ Ｓ Ｅ ＯとＳＳＥ１とで構
威され，ＳＳＵＩもＳＳＥ２とＳＳＥ３とで構成されて
いる。各システム記憶ユニットＳＳＵＯないしＳＳＵＩ
はそれぞれ同一のインタリーブ構成と同一の記憶容量と
をそなえ，１つの記憶装置上の２つのブロックを構威し
ている。
１，３１４．１５はそれぞれＣ Ｐ ＵやＣ Ｈ Ｐな
どのアクセス源である。
どのアクセス源である。
１６は記憶制御装置であり．アクセス源１３１４．．１
５からのアクセス要求について優先決定制御を行い．優
先順位づけをしたアクセス要求をシステム記憶ユニット
ＳＳＵＯ．ＳＳＵＩに分配する。
５からのアクセス要求について優先決定制御を行い．優
先順位づけをしたアクセス要求をシステム記憶ユニット
ＳＳＵＯ．ＳＳＵＩに分配する。
１７はそのアクセス分配制御を行うアクセス分配回路Ｍ
ＯＶＥＲである。
ＯＶＥＲである。
）ｌＯＶＥＩ？１７は，優先決定された１つのアクセス
要求について．アクセス先ブロックに対応する記憶ユニ
ット（Ｓ Ｓ Ｕ ＯとＳＳＵＩの１方）を有効化ずる
リクエスｌ−ＶＡＬＩＤと１記憶ユニット内のアドレス
，つまりブロノク内アドレスＡＤＤＲＥＳＳを発３ 生し，データとともに該当する記憶ユニットに印加する
。またＭＯＶＥＩ？ １． ７は，このときのアクセス
アドレスについてアドレス例外検出動作を行う。
要求について．アクセス先ブロックに対応する記憶ユニ
ット（Ｓ Ｓ Ｕ ＯとＳＳＵＩの１方）を有効化ずる
リクエスｌ−ＶＡＬＩＤと１記憶ユニット内のアドレス
，つまりブロノク内アドレスＡＤＤＲＥＳＳを発３ 生し，データとともに該当する記憶ユニットに印加する
。またＭＯＶＥＩ？ １． ７は，このときのアクセス
アドレスについてアドレス例外検出動作を行う。
ところでアクセス源より，ＳＳＵＯとＳＳＵＩを対象と
するデータの二重書き込み命令が入力されたときには．
従来それぞれの書き込み先に対するアクセス制御を別々
に行っており．このためＭＯＶＥＲ１７は，まずＳＳＵ
Ｏのブロックに対するリクエストＶＡＬＩＤおよびＡＤ
ＤＲＥＳＳの発生と．アドレス例外の検出とを行い．次
にＳＳＵＩのブロックに対するリクエストＶＡＬＩＤお
よびＡＤＤＲＥＳＳの発生とアドレス例外の検出とを行
っていた。
するデータの二重書き込み命令が入力されたときには．
従来それぞれの書き込み先に対するアクセス制御を別々
に行っており．このためＭＯＶＥＲ１７は，まずＳＳＵ
Ｏのブロックに対するリクエストＶＡＬＩＤおよびＡＤ
ＤＲＥＳＳの発生と．アドレス例外の検出とを行い．次
にＳＳＵＩのブロックに対するリクエストＶＡＬＩＤお
よびＡＤＤＲＥＳＳの発生とアドレス例外の検出とを行
っていた。
上述した従来のデータ二重書き込み制御方式では，記憶
制御装置が，２つの記憶ユニソｌ−ＳＳＵＯおよびＳＳ
ＵＩに対して．リクエストＶＡＬＩＤブロック内アドレ
スＡＤＤＲＥＳＳの発生およびアドレス例外検出をそれ
ぞれ独立にかつ順次的に行っていたので，そのための制
御が二重になり．制御機４ 構を複雑化させていた。
制御装置が，２つの記憶ユニソｌ−ＳＳＵＯおよびＳＳ
ＵＩに対して．リクエストＶＡＬＩＤブロック内アドレ
スＡＤＤＲＥＳＳの発生およびアドレス例外検出をそれ
ぞれ独立にかつ順次的に行っていたので，そのための制
御が二重になり．制御機４ 構を複雑化させていた。
本発明は，データ二重書き込み命令の制御機構の簡素化
を図り，ハード量を削減ずることを目的としている。
を図り，ハード量を削減ずることを目的としている。
本発明は，データニ重書き込み命令の制御において，書
き込み先の２つの記憶ユニッＩ・に対するアクセス制御
が同一のアドレスの発生とアドレス例外検出を生じるこ
とに着目して，一方の記憶ユニットに対するアクセス制
御で他方の記憶ユニノトに対するアクセス制御を代行す
ることによって他方の記憶ユニットに幻ずるアクセス制
御機構を簡素化するものである。
き込み先の２つの記憶ユニッＩ・に対するアクセス制御
が同一のアドレスの発生とアドレス例外検出を生じるこ
とに着目して，一方の記憶ユニットに対するアクセス制
御で他方の記憶ユニノトに対するアクセス制御を代行す
ることによって他方の記憶ユニットに幻ずるアクセス制
御機構を簡素化するものである。
第１図は本発明の原理図である。
図において，
１および２は．それぞれインタリーブ構成と記憶容量と
が同一の記憶ユニットである。
が同一の記憶ユニットである。
Ｌは．記ｉ！ユニット１．２に幻ずるアクセス要求を処
理する記憶制御装置である。
理する記憶制御装置である。
４は，ｙ一タニ重書き込め命令実行時の記憶ユニッ１・
１，２に対するアクセス制御論理である。
１，２に対するアクセス制御論理である。
５は，通常のアクセス命令実行時の記憶ユニット２に対
するアクセス制１卸論理である。
するアクセス制１卸論理である。
データニ重書き込み命令実行時には，アクセス制御論理
４のみが機能化される。この場合，アクセス制御論理４
は，記憶ユニット１．２に対するブロック有効化信号を
全て有効化し，同一のブロノク内アドレスとデータを両
方の記憶ユニット１，２に対して供給する。また記憶ユ
ニット１に対するアドレス例外検出結果を，記憶ユニッ
ト２に対ずるアドレス例外検出としても扱う。
４のみが機能化される。この場合，アクセス制御論理４
は，記憶ユニット１．２に対するブロック有効化信号を
全て有効化し，同一のブロノク内アドレスとデータを両
方の記憶ユニット１，２に対して供給する。また記憶ユ
ニット１に対するアドレス例外検出結果を，記憶ユニッ
ト２に対ずるアドレス例外検出としても扱う。
（作用〕
第１図において．通常のアクセス命令を実行する場合に
は．アクセス先のブロックに応じて，アクセス制御論理
４または５が動作される。
は．アクセス先のブロックに応じて，アクセス制御論理
４または５が動作される。
また従来のデータ二重書き込み制御方式の場合には，デ
ータ二重書き込み命令に対してアクセス制御論理４によ
り記憶ユニッｌ− １のブロックを有効化してブ１コッ
ク内アドレスを発生してデータを書き込んだ後４アクセ
ス制御論理５により記憶ユニット２に対して該当するブ
し１ノクを有効化し記１意ユニッ１・１に対ずる同しブ
ロック内アドレスとデータを用いて書き込みを行ったが
，本発明では，データ二重書き込め命令を検出すると，
アクセス制御論理４がアクセス制御論理５の機能を代行
して，記憶ユニソＩ−１．２の両方に対し同時にブロッ
ク有効化を行うとともに，同しブロック内アドレスおよ
びデータを分配する。
ータ二重書き込み命令に対してアクセス制御論理４によ
り記憶ユニッｌ− １のブロックを有効化してブ１コッ
ク内アドレスを発生してデータを書き込んだ後４アクセ
ス制御論理５により記憶ユニット２に対して該当するブ
し１ノクを有効化し記１意ユニッ１・１に対ずる同しブ
ロック内アドレスとデータを用いて書き込みを行ったが
，本発明では，データ二重書き込め命令を検出すると，
アクセス制御論理４がアクセス制御論理５の機能を代行
して，記憶ユニソＩ−１．２の両方に対し同時にブロッ
ク有効化を行うとともに，同しブロック内アドレスおよ
びデータを分配する。
さらに記憶ユニン１・２に対してはアドレス例外検出が
不要となるため，制御シーケンスと制御論理が簡単にな
る。
不要となるため，制御シーケンスと制御論理が簡単にな
る。
〔実施例］
第２図は．本発明の１実施例の構成図である。
図において，１１はＳＳＥＯおよびＳＳＥＩからなるシ
ステム記億ユニソ１・Ｓ Ｓ Ｕ Ｏ ， １． ２
＆ｔ ＳＳＥ２およびＳＳＥ３からなるシステム記憶
ユニッ１・ＳＳＵＩ，１３ないし１５ばアクセス源７ １６は記憶制御装置，１７′はアクセス分配回路ＭＯＶ
ＥＲである。１１ないし１６で示されている各要素は，
第３図の従来方式で説明されたものと同しであるので，
ここでは説明を省略する。
ステム記億ユニソ１・Ｓ Ｓ Ｕ Ｏ ， １． ２
＆ｔ ＳＳＥ２およびＳＳＥ３からなるシステム記憶
ユニッ１・ＳＳＵＩ，１３ないし１５ばアクセス源７ １６は記憶制御装置，１７′はアクセス分配回路ＭＯＶ
ＥＲである。１１ないし１６で示されている各要素は，
第３図の従来方式で説明されたものと同しであるので，
ここでは説明を省略する。
ＭＯＶＥＲ １ ７’は，アクセス源１３ないし１５か
らのアクセス要求を１つに絞ったものについて，データ
ニ重書き込み命令かそれ以外のアクセス命令かを判定し
，通常のアクセス命令の場合には，従来と同様なアクセ
ス制御を行う。しかしデータ二重書き込み命令の場合に
は．アドレス例外検出を行った後，ＳＳＵＯ，ＳＳＵＩ
のＳＳＥＯ，，ＳＳＥｌ．ＳＳＥ２，ＳＳＥ３に対する
リクエストＶＡＬＩＤを全て有効にするとともに，同一
のブロック内八〇ＤＰＩ！ＳＳを各ＳＳＥに供給する。
らのアクセス要求を１つに絞ったものについて，データ
ニ重書き込み命令かそれ以外のアクセス命令かを判定し
，通常のアクセス命令の場合には，従来と同様なアクセ
ス制御を行う。しかしデータ二重書き込み命令の場合に
は．アドレス例外検出を行った後，ＳＳＵＯ，ＳＳＵＩ
のＳＳＥＯ，，ＳＳＥｌ．ＳＳＥ２，ＳＳＥ３に対する
リクエストＶＡＬＩＤを全て有効にするとともに，同一
のブロック内八〇ＤＰＩ！ＳＳを各ＳＳＥに供給する。
またこのとき，図示省略されているが．書き込みデータ
の供給も行われる。
の供給も行われる。
これにより，ＳＳＵＯとＳＳＵＩの各々の同一のブロッ
ク内アドレスに，同一のデータが書き込まれる。
ク内アドレスに，同一のデータが書き込まれる。
８
［発明の効果〕
本発明によれば，データ二重書き込み命令の制御時のア
クセス制御論理が簡素化され３ハート量の削減とコスＩ
・の低減とが実現できる。
クセス制御論理が簡素化され３ハート量の削減とコスＩ
・の低減とが実現できる。
第１図は本発明の原理図，第２図は木発明方式の１実施
例構成図．第３図は従来方式の構成図である。 第１図中 １，２：記憶ユニッ１・ ３：記憶制御装置 ４；デーク二重辺き込め命令丈行時の記憶ユニッｌ−１
．２に対ずるアクセス制御論理５：通常のアクセス命令
実行時の記憶ユニッ１−２に対するアクセス制御論理
例構成図．第３図は従来方式の構成図である。 第１図中 １，２：記憶ユニッ１・ ３：記憶制御装置 ４；デーク二重辺き込め命令丈行時の記憶ユニッｌ−１
．２に対ずるアクセス制御論理５：通常のアクセス命令
実行時の記憶ユニッ１−２に対するアクセス制御論理
Claims (1)
- 【特許請求の範囲】 インタリーブ構成と記憶容量とが同一の２つの記憶ユニ
ットからなる記憶装置の記憶制御装置において、 上記２つの記憶ユニットの各々に同一データを書き込む
二重書き込み命令を実行する際、一方の記憶ユニットに
対して行ったブロック有効化とブロック内アドレスの発
生およびアドレス例外検出のアクセス制御結果を他方の
記憶ユニットに対してそのまま適用することを特徴とす
る記憶装置に対するデータ二重書き込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239434A JPH03102446A (ja) | 1989-09-14 | 1989-09-14 | 記憶装置に対するデータ二重書き込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239434A JPH03102446A (ja) | 1989-09-14 | 1989-09-14 | 記憶装置に対するデータ二重書き込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03102446A true JPH03102446A (ja) | 1991-04-26 |
Family
ID=17044719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1239434A Pending JPH03102446A (ja) | 1989-09-14 | 1989-09-14 | 記憶装置に対するデータ二重書き込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03102446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683717A (ja) * | 1992-02-14 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | 大型耐故障不揮発性複数ポート・メモリー |
| JPH076099A (ja) * | 1992-12-17 | 1995-01-10 | Internatl Business Mach Corp <Ibm> | リモート・データの２重化のためのシステム及び方法 |
-
1989
- 1989-09-14 JP JP1239434A patent/JPH03102446A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683717A (ja) * | 1992-02-14 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | 大型耐故障不揮発性複数ポート・メモリー |
| JPH076099A (ja) * | 1992-12-17 | 1995-01-10 | Internatl Business Mach Corp <Ibm> | リモート・データの２重化のためのシステム及び方法 |
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