JPH03104085A - ランダムアクセス型半導体記憶装置 - Google Patents
ランダムアクセス型半導体記憶装置Info
- Publication number
- JPH03104085A JPH03104085A JP1241582A JP24158289A JPH03104085A JP H03104085 A JPH03104085 A JP H03104085A JP 1241582 A JP1241582 A JP 1241582A JP 24158289 A JP24158289 A JP 24158289A JP H03104085 A JPH03104085 A JP H03104085A
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- Japan
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- row
- address
- signal
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- Pending
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、ランダムアクセス型半導体記憶装置（以下
、ｒＲＡＭＪと称す）に関する。
、ｒＲＡＭＪと称す）に関する。
く従来の技術〉
従来のＲＡＭとしては、例えば第３図に示すようなスタ
ティックＲＡＭがある。このスタティックＲＡＭは、メ
モリセルアレイｌｉ内のメモリセルのデータが読み出さ
れる場合、まず、行アドレスを表わす信号（以下、「行
アドレス信号」という）Ｒ Ａ ｏ ，・・・．ＲＡｎ
がロウアドレスバッファｌ２を介してロウデコーダｌ３
に入力され、同時に列アドレスを表わす信号（以下、「
列アドレス信号」という） Ｃ Ａ ｏ．・・・，ＣＡ
ｍがカラムアドレスバッファＩ４を介してカラムデコー
ダｌ５に入力される。そして、ロウデコーダ１３の働き
によって、上記行アドレス信号ＲＡ．，・・・，ＲＡｎ
で指定されたワード線を駆動して、上記ワード線に接続
されているメモリセルのデータを表わす信号をビット線
に出力する一方、カラムデコーダｌ５の働きによって、
列アドレスを表わす信号Ｃ Ａ ｏ ，・・・，ＣＡｍ
で指定されたビット線を選択すると共に、このビット線
上の上記データを表わす信号を増幅して、データバッフ
ァｌ６を介して出力信号ｔ／ｏｏ，・・・，Ｉ／０１２
として出力する。ここで、行アドレスのアクセスはワー
ド線を駆動してメモリセルのデータをピット線に出力し
、かつビット線に出力されたデータを増幅・出力するの
に対して、列アドレスのアクセスはピット線に確定して
いるデータを増幅・出力するのみであるため、行アドレ
スのアクセス時間（以下、ロウアクセス時間」という）
Ｔａｃｃは列アドレスのアクセス時間（以下、「カラム
アクセス時間」という）Ｔｏｈよりも長くなっている。
ティックＲＡＭがある。このスタティックＲＡＭは、メ
モリセルアレイｌｉ内のメモリセルのデータが読み出さ
れる場合、まず、行アドレスを表わす信号（以下、「行
アドレス信号」という）Ｒ Ａ ｏ ，・・・．ＲＡｎ
がロウアドレスバッファｌ２を介してロウデコーダｌ３
に入力され、同時に列アドレスを表わす信号（以下、「
列アドレス信号」という） Ｃ Ａ ｏ．・・・，ＣＡ
ｍがカラムアドレスバッファＩ４を介してカラムデコー
ダｌ５に入力される。そして、ロウデコーダ１３の働き
によって、上記行アドレス信号ＲＡ．，・・・，ＲＡｎ
で指定されたワード線を駆動して、上記ワード線に接続
されているメモリセルのデータを表わす信号をビット線
に出力する一方、カラムデコーダｌ５の働きによって、
列アドレスを表わす信号Ｃ Ａ ｏ ，・・・，ＣＡｍ
で指定されたビット線を選択すると共に、このビット線
上の上記データを表わす信号を増幅して、データバッフ
ァｌ６を介して出力信号ｔ／ｏｏ，・・・，Ｉ／０１２
として出力する。ここで、行アドレスのアクセスはワー
ド線を駆動してメモリセルのデータをピット線に出力し
、かつビット線に出力されたデータを増幅・出力するの
に対して、列アドレスのアクセスはピット線に確定して
いるデータを増幅・出力するのみであるため、行アドレ
スのアクセス時間（以下、ロウアクセス時間」という）
Ｔａｃｃは列アドレスのアクセス時間（以下、「カラム
アクセス時間」という）Ｔｏｈよりも長くなっている。
く発明が解決しようとする課題〉
ところで、上記従来のＲＡＭは、上記行アドレス信号Ｒ
Ａ ｏ ，・・・．ＲＡｎと列アドレス信号Ｃ Ａ．
，・・・ＣＡｍ（以下、「アドレス信号」と総称する）
の内容が同時に変化し、例えば第４図に示すように、ア
ドレス信号がＡαからＡβへ遷移した場合、上記アドレ
ス信号が遷移してからカラムアクセス時間Ｔｏｈが経過
した時に出力信号Ｉ／Ｏ．，・・・Ｉ ／（Ｍ！の内容
が変化する。すなわち、それまで出力していたデータＤ
α（アドレス信号Ａαに対応する）から意味のない無効
データＸを出力するようになる。
Ａ ｏ ，・・・．ＲＡｎと列アドレス信号Ｃ Ａ．
，・・・ＣＡｍ（以下、「アドレス信号」と総称する）
の内容が同時に変化し、例えば第４図に示すように、ア
ドレス信号がＡαからＡβへ遷移した場合、上記アドレ
ス信号が遷移してからカラムアクセス時間Ｔｏｈが経過
した時に出力信号Ｉ／Ｏ．，・・・Ｉ ／（Ｍ！の内容
が変化する。すなわち、それまで出力していたデータＤ
α（アドレス信号Ａαに対応する）から意味のない無効
データＸを出力するようになる。
この時点では、行アドレスのアクセスによるビット線へ
のデータ出力が完了していないからである。
のデータ出力が完了していないからである。
そして、上記アドレス信号が遷移してからロウアクセス
時間Ｔ ａｃｃが経過した時に、遷移後のアドレス信号
Ａβに対応するデータＤβを出力する。
時間Ｔ ａｃｃが経過した時に、遷移後のアドレス信号
Ａβに対応するデータＤβを出力する。
このように、ロウアクセス時間とカラムアクセス時間と
の差に起因して無効データＸを出力する期間が存在して
いるので、上記従来のＲＡＭは読出し動作のサイクル時
間が長いという問題がある。
の差に起因して無効データＸを出力する期間が存在して
いるので、上記従来のＲＡＭは読出し動作のサイクル時
間が長いという問題がある。
そこで、この発明の目的は、行アドレス信号と列アドレ
ス信号が同時に入力される場合に、無効データを出力す
る期間を無くしてサイクル時間を短縮したＲＡＭを提供
することにある。
ス信号が同時に入力される場合に、無効データを出力す
る期間を無くしてサイクル時間を短縮したＲＡＭを提供
することにある。
く課題を解決するための手段〉
上記目的を達成するために、この発明は、行アドレスを
表わす信号と列アドレスを表わす信号をそれぞれ行デコ
ーダと列デコーダに同時に受け、上記両信号のうち行ア
ドレスを表わす信号のみが遷移したときのアクセス時間
が上記両信号のうち列アドレスを表わす信号のみが遷移
したときのアクセス時間よりも長くなっているＲＡＭに
おいて、上記両アクセス時間が等しくなるように列デコ
ーダ側に遅延回路を設けて、無効データを出力する期間
を無くすようにしたことを特徴としている。
表わす信号と列アドレスを表わす信号をそれぞれ行デコ
ーダと列デコーダに同時に受け、上記両信号のうち行ア
ドレスを表わす信号のみが遷移したときのアクセス時間
が上記両信号のうち列アドレスを表わす信号のみが遷移
したときのアクセス時間よりも長くなっているＲＡＭに
おいて、上記両アクセス時間が等しくなるように列デコ
ーダ側に遅延回路を設けて、無効データを出力する期間
を無くすようにしたことを特徴としている。
く作用〉
列デコーダ側に設けた遅延回路を制御してカラムアクセ
ス時間を長くし、ロウアクセス時間とカラムアクセス時
間とを等しくすることによって、無効データを出力する
期間が無くなる。したがって、サイクル時間が短縮され
る。
ス時間を長くし、ロウアクセス時間とカラムアクセス時
間とを等しくすることによって、無効データを出力する
期間が無くなる。したがって、サイクル時間が短縮され
る。
く実施例〉
以下、この発明のＲＡＭを図示の実施例により詳細に説
明する。
明する。
第１図に示すように、このＲＡＭは、メモリセルアレイ
ｌと、ロウアドレスバッファ２と、ロウデコーダ３と、
カラムアドレスバッファ４と、カラムデコーダ５と、デ
ータバッファ６と、制御回路７と、遅延回路８を備えて
いる。メモリセルアレイｌは、内部に行方向のワード線
と列方向のビット線を有し、ワード線とビット線との交
差箇所に双方の線に接続されたメモリセルを備えている
。
ｌと、ロウアドレスバッファ２と、ロウデコーダ３と、
カラムアドレスバッファ４と、カラムデコーダ５と、デ
ータバッファ６と、制御回路７と、遅延回路８を備えて
いる。メモリセルアレイｌは、内部に行方向のワード線
と列方向のビット線を有し、ワード線とビット線との交
差箇所に双方の線に接続されたメモリセルを備えている
。
ロウアドレスバッファ２は、外部から行アドレス信号Ｒ
Ａ ｏ ，・・・．ＲＡｎを受けて一旦格納し、ロウ
デコーダ３へ出力する。ロウデコーダ３は、上記行アド
レス信号Ｒ Ａ ｏ ．・・・，ＲＡｎで指定されたワ
ード線を駆動して、上記ワード線に接続されているメモ
リセルのデータを表わす信号をビット線に出力させる。
Ａ ｏ ，・・・．ＲＡｎを受けて一旦格納し、ロウ
デコーダ３へ出力する。ロウデコーダ３は、上記行アド
レス信号Ｒ Ａ ｏ ．・・・，ＲＡｎで指定されたワ
ード線を駆動して、上記ワード線に接続されているメモ
リセルのデータを表わす信号をビット線に出力させる。
カラムアドレスバッファ４は、外部から列アドレス信号
Ｃ Ａ ｏ ，・・・，ＣＡｍを受けて一旦格納し、遅
延回路８へ出力する。遅延回路８は、ロウアクセス時間
Ｔ ａｃｅとカラムアクセス時間Ｔｏｈとが等しくなる
ように上記列アドレス信号ＣＡｏ，・・・ＣＡｍを遅延
させてカラムデコーダ５へ出力する。
Ｃ Ａ ｏ ，・・・，ＣＡｍを受けて一旦格納し、遅
延回路８へ出力する。遅延回路８は、ロウアクセス時間
Ｔ ａｃｅとカラムアクセス時間Ｔｏｈとが等しくなる
ように上記列アドレス信号ＣＡｏ，・・・ＣＡｍを遅延
させてカラムデコーダ５へ出力する。
カラムデコーダ５は、上記列アドレス信号ＣＡ［＋，・
・・，ＣＡｍで指定されたビット線を選択すると共に、
増幅されたビット線上の信号（上記メモリセルのデータ
を表わす）をデータバッファ６へ出力する。
・・，ＣＡｍで指定されたビット線を選択すると共に、
増幅されたビット線上の信号（上記メモリセルのデータ
を表わす）をデータバッファ６へ出力する。
データバッファ６は、この信号を受けて一旦格納し、外
部へ出力する。制御回路７は、チップセレクト信号ＣＳ
，ライトイネーブル信号ＷＥ，出力イネーブル信号ＯＦ
などの信号を受けて、これらの信号に基づいて上記各部
の動作を制御する。
部へ出力する。制御回路７は、チップセレクト信号ＣＳ
，ライトイネーブル信号ＷＥ，出力イネーブル信号ＯＦ
などの信号を受けて、これらの信号に基づいて上記各部
の動作を制御する。
アドレス信号すなわち行アドレス信号Ｒ Ａ ｏ ，・
・・ＲＡｎと列アドレス信号ＣＡ．，・・・ＣＡｍの内
容が同時に変化し、第２図に示すように、アドレス信号
かＡαからＡβへと遷移した場合、上記アドレス信号が
遷移してからロウアクセス時間Ｔａｃｃ（すなわちカラ
ムアクセス時間Ｔ ｏｈ）が経過した時に、出力信号Ｉ
／Ｏｏ，・・・． Ｉ ／Ｏｆｆの内容がアドレス信号
Ａαに対応するデータＤαからアドレス信号Ａβに対応
するデータＤβへ変化する。すなわち、ロウアクセス時
間Ｔ ａｃｅとカラムアクセス時間Ｔｏｈとが等しいた
め、従来のＲＡＭの場合と異なり、無効データを出力す
る期間が無くなる。したがって、従来のＲＡＭに比して
、読出し動作のサイクル時間を短くすることができる。
・・ＲＡｎと列アドレス信号ＣＡ．，・・・ＣＡｍの内
容が同時に変化し、第２図に示すように、アドレス信号
かＡαからＡβへと遷移した場合、上記アドレス信号が
遷移してからロウアクセス時間Ｔａｃｃ（すなわちカラ
ムアクセス時間Ｔ ｏｈ）が経過した時に、出力信号Ｉ
／Ｏｏ，・・・． Ｉ ／Ｏｆｆの内容がアドレス信号
Ａαに対応するデータＤαからアドレス信号Ａβに対応
するデータＤβへ変化する。すなわち、ロウアクセス時
間Ｔ ａｃｅとカラムアクセス時間Ｔｏｈとが等しいた
め、従来のＲＡＭの場合と異なり、無効データを出力す
る期間が無くなる。したがって、従来のＲＡＭに比して
、読出し動作のサイクル時間を短くすることができる。
〈発明の効果〉
以上より明らかなように、この発明は、行アドレスを表
わす信号と列アドレスを表わす信号をそれぞれ行デコー
ダと列デコーダに同時に受け、上記両信号のうち行アド
レスを表わす信号のみが遷移したときのアクセス時間が
上記両信号のうち列アドレスを表わす信号のみが遷移し
たときのアクセス時間よりも長くなっているＲＡＭにお
いて、上記両アクセス時間が等しくなるように列デコー
ダ側に遅延回路を設けているので、無効データを出力す
る期間を無くすことができ、したがって、読出し動作の
サイクル時間を短縮することができる。
わす信号と列アドレスを表わす信号をそれぞれ行デコー
ダと列デコーダに同時に受け、上記両信号のうち行アド
レスを表わす信号のみが遷移したときのアクセス時間が
上記両信号のうち列アドレスを表わす信号のみが遷移し
たときのアクセス時間よりも長くなっているＲＡＭにお
いて、上記両アクセス時間が等しくなるように列デコー
ダ側に遅延回路を設けているので、無効データを出力す
る期間を無くすことができ、したがって、読出し動作の
サイクル時間を短縮することができる。
第ｌ図はこの発明の一実施例のＲＡＭの構成を示すブロ
ック図、第２図は上記ＲＡＭの動作タイミングを示す図
、第３図は従来のＲＡＭの構成を示すブロック図、第４
図は上記従来のＲＡＭの動作タイミングを示す図である
。 ｌ・・・メモリセルアレイ、 ２・・・ロウアドレスバッファ、 ３・・・ロウデコーダ、 ４・・・カラムアドレスバッファ、 ５・・・カラムデコーダ、６・・・データバッファ、７
・・・制御回路、 訃・・遅延回路、Ｒ Ａ
ｏ ，・・・，ＲＡｎ・・・行アドレス信号、Ｃ Ａ
ｏ ，・・・，ＣＡｍ・・・列アドレス信号、！／００
，・・・， Ｉ ／ＯＱ・・・入出力信号。 第１図
ック図、第２図は上記ＲＡＭの動作タイミングを示す図
、第３図は従来のＲＡＭの構成を示すブロック図、第４
図は上記従来のＲＡＭの動作タイミングを示す図である
。 ｌ・・・メモリセルアレイ、 ２・・・ロウアドレスバッファ、 ３・・・ロウデコーダ、 ４・・・カラムアドレスバッファ、 ５・・・カラムデコーダ、６・・・データバッファ、７
・・・制御回路、 訃・・遅延回路、Ｒ Ａ
ｏ ，・・・，ＲＡｎ・・・行アドレス信号、Ｃ Ａ
ｏ ，・・・，ＣＡｍ・・・列アドレス信号、！／００
，・・・， Ｉ ／ＯＱ・・・入出力信号。 第１図
Claims (1)
- （１）行アドレスを表わす信号と列アドレスを表わす信
号をそれぞれ行デコーダと列デコーダに同時に受け、上
記両信号のうち行アドレスを表わす信号のみが遷移した
ときのアクセス時間が上記両信号のうち列アドレスを表
わす信号のみが遷移したときのアクセス時間よりも長く
なっているランダムアクセス型半導体記憶装置において
、上記両アクセス時間が等しくなるように列デコーダ側
に遅延回路を設けて、無効データを出力する期間を無く
すようにしたことを特徴とするランダムアクセス型半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241582A JPH03104085A (ja) | 1989-09-18 | 1989-09-18 | ランダムアクセス型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241582A JPH03104085A (ja) | 1989-09-18 | 1989-09-18 | ランダムアクセス型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104085A true JPH03104085A (ja) | 1991-05-01 |
Family
ID=17076457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241582A Pending JPH03104085A (ja) | 1989-09-18 | 1989-09-18 | ランダムアクセス型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104085A (ja) |
-
1989
- 1989-09-18 JP JP1241582A patent/JPH03104085A/ja active Pending
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