JPH03104086A - 演算機能付きメモリ - Google Patents
演算機能付きメモリInfo
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- JPH03104086A JPH03104086A JP1240243A JP24024389A JPH03104086A JP H03104086 A JPH03104086 A JP H03104086A JP 1240243 A JP1240243 A JP 1240243A JP 24024389 A JP24024389 A JP 24024389A JP H03104086 A JPH03104086 A JP H03104086A
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- JP
- Japan
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- data
- memory
- signal
- transfer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、メモリに関し、特に演算機能を付加したメモ
リに関するものである。
リに関するものである。
計算機における処理の高速化をアーキテクチャレベルで
実現するための手法の１つとして、プロセッサとメモリ
より構成されるプロセッシングエレメントを複数個用い
た、いわゆるマルチプロセッサ型の並列処理技術が用い
られている。
実現するための手法の１つとして、プロセッサとメモリ
より構成されるプロセッシングエレメントを複数個用い
た、いわゆるマルチプロセッサ型の並列処理技術が用い
られている。
マルチプロセッサで大量のデータを処理する問題の典型
例として、共通のベクトルデータに対する複数ベクトル
との内積計算がある。さらにパターン認識処理における
具体例としては、共通ベクトルを人力パターンとし、複
数ベクトルを参照パターン群としたときの、最大の相関
を持つ参照パターンを見つける問題などがある。このと
き膨大な数の参照パターンがあった場合、これを高速処
理するためには、並列処理できるマルチプロセッサシス
テムが有効である。
例として、共通のベクトルデータに対する複数ベクトル
との内積計算がある。さらにパターン認識処理における
具体例としては、共通ベクトルを人力パターンとし、複
数ベクトルを参照パターン群としたときの、最大の相関
を持つ参照パターンを見つける問題などがある。このと
き膨大な数の参照パターンがあった場合、これを高速処
理するためには、並列処理できるマルチプロセッサシス
テムが有効である。
一般にマルチプロセッサシステムにおいては、単一プロ
セッサシステムとのアーキテクチャの違いから、それ専
用のインタフェースやモニタ等が必要である。従ってこ
のようなマルチプロセッサ特有の部分を意識しながらソ
フトウェアの作或やデバッグ等を行う必要があり、単一
プロセッサに比べて取り扱いが困難であるといった問題
があった。また、マルチプロセッサシステムにおいては
、必要な演算データが他のプロセッサにある場合に、デ
ータ転送を行う必要があり、このため処理性能が低下す
るといった問題があった。
セッサシステムとのアーキテクチャの違いから、それ専
用のインタフェースやモニタ等が必要である。従ってこ
のようなマルチプロセッサ特有の部分を意識しながらソ
フトウェアの作或やデバッグ等を行う必要があり、単一
プロセッサに比べて取り扱いが困難であるといった問題
があった。また、マルチプロセッサシステムにおいては
、必要な演算データが他のプロセッサにある場合に、デ
ータ転送を行う必要があり、このため処理性能が低下す
るといった問題があった。
本発明の目的は、このような欠点を解消し、メモリチッ
プに演算部を内蔵させることにより、各メモリ内のデー
タに対する処理をチップ毎に並列に実行することができ
、かつ通常のメモリチップと同一のインタフェースで取
り扱うことができ、さらに、演算に必要なデータが他の
チップに格納されていても、従来用いられている共有バ
スを用いた転送による処理性能の低下が生じない演算機
能付きメモリを提供することにある。
プに演算部を内蔵させることにより、各メモリ内のデー
タに対する処理をチップ毎に並列に実行することができ
、かつ通常のメモリチップと同一のインタフェースで取
り扱うことができ、さらに、演算に必要なデータが他の
チップに格納されていても、従来用いられている共有バ
スを用いた転送による処理性能の低下が生じない演算機
能付きメモリを提供することにある。
本発明の演算機能付きメモリは、
アドレス信号入力、データ信号入出力、リード／ライト
信号入力、モード信号入力、複数系統のデータ転送入出
力のためのポートと、 データを格納するメモリと、 データを転送する転送部と、 前記メモリおよび前記転送部からのデータに対して演算
を実行し、演算結果データを出力する第１の演算部と、 この第１演算部の演算結果データを被演算データとして
入力し、この被演算データに対して演算を実行し、演算
結果データを出力する第２の演算部と、 前記メモリ，前記転送部，前記第１の演算部および前記
第２の演算部を制御する制御部とを備え、前記制御部は
、前記モード信号がメモリモードであれば、前記リード
／ライト信号に従って、前記アドレス信号をアドレスと
し、前記データ信号をデータとして前記メモリの読み出
し、もしくは書き込みの制御を行い、 前記モード信号が処理モードであれば、前記リード／ラ
イト信号が書き込みである場合に、前記データ信号を解
読して、 前記アドレス信号をアドレスとして前記メモリから読み
出したデータと、前記データ転送入出力ポートから入力
したデータの前記第１演算部もしくは前記転送部への入
力の制御と、 前記第１演算部と前記第２演算部との演算の指定の制御
と、 前記アドレス信号をアドレスとし、前記第１演算部もし
くは第２演算部の演算結果データ、もしくは前記転送部
からのデータの前記メモリへの書き込みの制御と、 前記メモリから読み出したデータ、もしくは前記第１演
算部あるいは第２演算部の演算結果データの１つを選択
し、前記転送部でのデータ転送入出力ポートを介して、
外部へデータ転送する制御を行うことを特徴とする。
信号入力、モード信号入力、複数系統のデータ転送入出
力のためのポートと、 データを格納するメモリと、 データを転送する転送部と、 前記メモリおよび前記転送部からのデータに対して演算
を実行し、演算結果データを出力する第１の演算部と、 この第１演算部の演算結果データを被演算データとして
入力し、この被演算データに対して演算を実行し、演算
結果データを出力する第２の演算部と、 前記メモリ，前記転送部，前記第１の演算部および前記
第２の演算部を制御する制御部とを備え、前記制御部は
、前記モード信号がメモリモードであれば、前記リード
／ライト信号に従って、前記アドレス信号をアドレスと
し、前記データ信号をデータとして前記メモリの読み出
し、もしくは書き込みの制御を行い、 前記モード信号が処理モードであれば、前記リード／ラ
イト信号が書き込みである場合に、前記データ信号を解
読して、 前記アドレス信号をアドレスとして前記メモリから読み
出したデータと、前記データ転送入出力ポートから入力
したデータの前記第１演算部もしくは前記転送部への入
力の制御と、 前記第１演算部と前記第２演算部との演算の指定の制御
と、 前記アドレス信号をアドレスとし、前記第１演算部もし
くは第２演算部の演算結果データ、もしくは前記転送部
からのデータの前記メモリへの書き込みの制御と、 前記メモリから読み出したデータ、もしくは前記第１演
算部あるいは第２演算部の演算結果データの１つを選択
し、前記転送部でのデータ転送入出力ポートを介して、
外部へデータ転送する制御を行うことを特徴とする。
本発明の演算機能付きメモリは、通常のメモリが必要と
する入力信号、即ちアドレス信号，データ，信号，読み
出し書き込み信号に加えて、新たにモード信号を人力し
、このモード信号によりメモリモードと処理モードの２
つのうち１つを指定する。メモリモードの場合は通常の
メモリアクセスのみを行う。処理モードの場合は、デー
タ信号の部分を解読してメモリに対するリ一ド／ライト
、第１演算部．第２演算部，転送部に対する演算あるい
はデータ転送等を指定し、メモリに格納されたデータに
対する演算や、転送部と入出力ポートによるデータ転送
を実斤する。第２演算部は、第１演算部の演算結果と内
蔵されたアキュムレータレジスタの保持値との演算を第
ｌ演算部と並列に独立に演算し、さらにその演算結果を
入出力ポートから出力する。
する入力信号、即ちアドレス信号，データ，信号，読み
出し書き込み信号に加えて、新たにモード信号を人力し
、このモード信号によりメモリモードと処理モードの２
つのうち１つを指定する。メモリモードの場合は通常の
メモリアクセスのみを行う。処理モードの場合は、デー
タ信号の部分を解読してメモリに対するリ一ド／ライト
、第１演算部．第２演算部，転送部に対する演算あるい
はデータ転送等を指定し、メモリに格納されたデータに
対する演算や、転送部と入出力ポートによるデータ転送
を実斤する。第２演算部は、第１演算部の演算結果と内
蔵されたアキュムレータレジスタの保持値との演算を第
ｌ演算部と並列に独立に演算し、さらにその演算結果を
入出力ポートから出力する。
第１図は未発明の一実施例を示すブロック図である。
この演算機能付きメモリは、制御部２と、メモＩ７ ４
と、第１演算部６と、第２演算部８と、転送部１０とか
ら構威され、外部との入出力ポートは２系統となってい
る。
と、第１演算部６と、第２演算部８と、転送部１０とか
ら構威され、外部との入出力ポートは２系統となってい
る。
制御部２は、外部からのデータ信号１２．モード信号１
４，リード／ライト信号１６を入力し、各部を制御する
．各部を制御するモードとしては、メモリモードと処理
モードの２つがあり、モード信号１４によりこれを指定
する．この信号により、メモリモードが指定された場合
は、データ信号ｌ２とリード／ライト信号１６を、メ・
モリデータ信号２０とライトイネーブル信号２２に各々
接続し、アドレス信号１８をアドレスとして、外部から
メモリ４に対するアクセスを行う．一方、モード信号１
４により処理モードが指定され、かつリード／ライト信
号１６により書き込みが指定された場合は、メモリデー
タ信号２０もしくは転送部保持データ信号３４を被演算
データ信号２４に接続して第１演算部６へ人力し、デー
タ信号１２の値を解読してライトイネーブル信号２２と
命令コード信号２６と転送制御信号２８の値を決定する
。
４，リード／ライト信号１６を入力し、各部を制御する
．各部を制御するモードとしては、メモリモードと処理
モードの２つがあり、モード信号１４によりこれを指定
する．この信号により、メモリモードが指定された場合
は、データ信号ｌ２とリード／ライト信号１６を、メ・
モリデータ信号２０とライトイネーブル信号２２に各々
接続し、アドレス信号１８をアドレスとして、外部から
メモリ４に対するアクセスを行う．一方、モード信号１
４により処理モードが指定され、かつリード／ライト信
号１６により書き込みが指定された場合は、メモリデー
タ信号２０もしくは転送部保持データ信号３４を被演算
データ信号２４に接続して第１演算部６へ人力し、デー
タ信号１２の値を解読してライトイネーブル信号２２と
命令コード信号２６と転送制御信号２８の値を決定する
。
メモリ４は、外部からのアドレス信号１８をアドレスと
して、メモリデータ信号２０に対するデータのリードも
しくはライトを行う。リード／ライトの切り替えは、制
御部２からのライトイネーブル信号２２により指定され
る。
して、メモリデータ信号２０に対するデータのリードも
しくはライトを行う。リード／ライトの切り替えは、制
御部２からのライトイネーブル信号２２により指定され
る。
第１演算部６は、メモリ４に格納されたデータおよび転
送部１０の保持データに対して演算を行う．第１演算部
６は、オペランドや演算結果を保持するレジスタを内蔵
しており、制御部２から出力される被演算データ信号２
４と命令コード信号２６を人力とし、被演算データ信号
２４のデータに対して命令コード信号２６で指定される
演算を実行し、結果を演算結果データ信号３６として出
力する。このとき各命令は、リード／ライト信号１６に
より与えられるライトサイクル内にその実行が終了する
。第１演算部６の演算結果データ信号３６は、第２演算
部８に人力され、また制御部２を介してメモリ４へ書き
込むことができる。
送部１０の保持データに対して演算を行う．第１演算部
６は、オペランドや演算結果を保持するレジスタを内蔵
しており、制御部２から出力される被演算データ信号２
４と命令コード信号２６を人力とし、被演算データ信号
２４のデータに対して命令コード信号２６で指定される
演算を実行し、結果を演算結果データ信号３６として出
力する。このとき各命令は、リード／ライト信号１６に
より与えられるライトサイクル内にその実行が終了する
。第１演算部６の演算結果データ信号３６は、第２演算
部８に人力され、また制御部２を介してメモリ４へ書き
込むことができる。
第２演算部８は、アキュムレータレジスタを内蔵してお
り、第１演算部６の演算結果データ信号３６に対して、
命令コード信号２６で指定される演算を実行し、結果を
演算結果データ信号３８として制御部２へ出力する．ま
た、第２演算部８の演算結果データ信号３８も、制御部
２を介してメモリ４へ書き込むことができる。
り、第１演算部６の演算結果データ信号３６に対して、
命令コード信号２６で指定される演算を実行し、結果を
演算結果データ信号３８として制御部２へ出力する．ま
た、第２演算部８の演算結果データ信号３８も、制御部
２を介してメモリ４へ書き込むことができる。
転送部１０は、２系統の外部との入出力ポートにおける
入出力ポート信号３０． ３２を介して外部とのデータ
転送を実行する。転送部ｌＯには、メモリ４から読み出
したメモリデータ信号２０、および人出力ポート信号３
０． ３２によって外部から入力したデータ信号の、い
ずれかを選択して保持するレジスタが内蔵されている。
入出力ポート信号３０． ３２を介して外部とのデータ
転送を実行する。転送部ｌＯには、メモリ４から読み出
したメモリデータ信号２０、および人出力ポート信号３
０． ３２によって外部から入力したデータ信号の、い
ずれかを選択して保持するレジスタが内蔵されている。
転送部１０は、この内蔵されたレジスタに保持したデー
タを、入出力ポート信号３０あるいは３２を介して外部
に出力したり、逆に入出力ポート信号３０． ３２から
内蔵したレジスタに、外部のデータを入力保持する動作
を行う．これらのデータの転送は、処理モードにおける
転送制御信号２Ｂの処理命令コードに従う。またこのレ
ジス夕に保持されたデータは、転送部保持データ信号３
４による制御部２への出力データ、あるいはメモリデー
タ信号２０によるメモリ４への書き込みデータとなり、
これらのデータの転送は、転送制御信号２８に従って動
作する。すなわち、転送部１０は、制御部２から出力さ
れる転送制御信号２８に従って、メモリデーク信号２０
を介し、メモリ４からの読み出しデータを内蔵したレジ
スタに保持したり、あるいは逆にレジスタに保持したデ
ータを、メモリ４にメモリデータ信号２０によって書き
込みデータとして出力したり、あるいは制御部２への保
持データを、転送部保持データ信号３４により演算デー
タとして出力する動作と、レジスタに保持したデータを
、入出力ポート信号３０あるいは３２を介して外部に出
力したり、逆に入出力ポート信号３０あるいは３２から
レジスタに外部のデータを入力保持する動作を行う． 第２図は、本実施例に１モジュールとして含まれている
制御部の一例を示すブロック図であり、第１図と同じ機
能の信号には、第１図と同じ符号で示している。
タを、入出力ポート信号３０あるいは３２を介して外部
に出力したり、逆に入出力ポート信号３０． ３２から
内蔵したレジスタに、外部のデータを入力保持する動作
を行う．これらのデータの転送は、処理モードにおける
転送制御信号２Ｂの処理命令コードに従う。またこのレ
ジス夕に保持されたデータは、転送部保持データ信号３
４による制御部２への出力データ、あるいはメモリデー
タ信号２０によるメモリ４への書き込みデータとなり、
これらのデータの転送は、転送制御信号２８に従って動
作する。すなわち、転送部１０は、制御部２から出力さ
れる転送制御信号２８に従って、メモリデーク信号２０
を介し、メモリ４からの読み出しデータを内蔵したレジ
スタに保持したり、あるいは逆にレジスタに保持したデ
ータを、メモリ４にメモリデータ信号２０によって書き
込みデータとして出力したり、あるいは制御部２への保
持データを、転送部保持データ信号３４により演算デー
タとして出力する動作と、レジスタに保持したデータを
、入出力ポート信号３０あるいは３２を介して外部に出
力したり、逆に入出力ポート信号３０あるいは３２から
レジスタに外部のデータを入力保持する動作を行う． 第２図は、本実施例に１モジュールとして含まれている
制御部の一例を示すブロック図であり、第１図と同じ機
能の信号には、第１図と同じ符号で示している。
この制御部は、論理回路４０と、デコーダ４２と、デー
タセレクタ４４とを有しており、これらの各部が、第１
図で示した各信号と接続されている。
タセレクタ４４とを有しており、これらの各部が、第１
図で示した各信号と接続されている。
論理回路４０は、リード／ライト信号１６とデコーダ４
２の出力信号４６とモード信号１４とを入力し、論理演
算を実行した結果をライトイネーブル信号２２として出
力する。例えばリード／ライト信号１６は、値“１”が
リード、値“゜０”がライト、信号４６は、値“１”が
アクティブ、モード信号ｌ４は、値゛１”が処理モード
、値“Ｏ”がメモリモードを各々表すとすると、ライト
イネーブル信号２２の値は以下のようになる。
２の出力信号４６とモード信号１４とを入力し、論理演
算を実行した結果をライトイネーブル信号２２として出
力する。例えばリード／ライト信号１６は、値“１”が
リード、値“゜０”がライト、信号４６は、値“１”が
アクティブ、モード信号ｌ４は、値゛１”が処理モード
、値“Ｏ”がメモリモードを各々表すとすると、ライト
イネーブル信号２２の値は以下のようになる。
信号２２＝（信号１６ ＡＮＤ （１一信号１４）
）ＯＲ （信号１６ ＡＮＤ信号４６ ＡＮＤ信
号１４）デコーダ４２はデータ信号１２を入力し、この
データ信号を解読して信号４６，命令コード信号２６，
転送制御信号２８として出力し、信号４６は論理回路４
０に入力される。
）ＯＲ （信号１６ ＡＮＤ信号４６ ＡＮＤ信
号１４）デコーダ４２はデータ信号１２を入力し、この
データ信号を解読して信号４６，命令コード信号２６，
転送制御信号２８として出力し、信号４６は論理回路４
０に入力される。
データセレクタ４４は、モード信号１４．データ信号ｌ
２と、演算結果データ信号３６． ３８と、メモリデー
タ信号２０と、転送部保持データ信号３４と、被演算デ
ータ信号２４との間の接続を行う。そしてメモリモード
の場合は、データ信号１２をメモリ４へのメモリデータ
信号２０に接続する。また処理モードの場合は、データ
信号１２上の命令コードに応じて、メモリデータ信号２
０あるいは転送部保持データ信号３４を、第１演算部６
への被演算データ信号２４として出力し、またメモリ４
への書き込み用に、演算結果データ信号３６と３８の一
方を選択し、メモリデータ信号２０として出力する。
２と、演算結果データ信号３６． ３８と、メモリデー
タ信号２０と、転送部保持データ信号３４と、被演算デ
ータ信号２４との間の接続を行う。そしてメモリモード
の場合は、データ信号１２をメモリ４へのメモリデータ
信号２０に接続する。また処理モードの場合は、データ
信号１２上の命令コードに応じて、メモリデータ信号２
０あるいは転送部保持データ信号３４を、第１演算部６
への被演算データ信号２４として出力し、またメモリ４
への書き込み用に、演算結果データ信号３６と３８の一
方を選択し、メモリデータ信号２０として出力する。
第３図は、本実施例によるデコーダ４２におけるデコー
ド表の一例を示したものであり、データ信号１２が８ビ
ット、命令コード信号２６が５ビット、転送制御信号２
８が３ビットの場合のデコード表である。第３図で示す
ように、最下位からの３ビットとその上の２ビットは、
最下位からの３ビット（１〜３ビット目）が第１演算部
６のノーオペレーション（ｎｏｐ）、加算（ａｄｄ）、
乗算（ｍｕｌ）、減算（ｓｕｂ）、メモリ４から第１演
算部６の内蔵レジス夕へのロード（ｌｏａｄ） 、演算
結果データ信号３６をメモリデータ信号２０に出力する
ことによる、演算結果の第１演算部６の内蔵レジスタか
らメモリ４へのストア（ｓｔｏｒｅ）、その上の２ビッ
ト（４，５ビット目）は、第２演算部８での累積加算（
ａＣＣ）、ノーオペレーション（ｎｏｐ２） 、アキュ
ムレータレジスタのクリア（ｃｌｒ）、演算結果データ
信号３６による演算結果のメモリ４へのストア（ｓｔｏ
ｒｅ２）を示す命令コード信号２６である。
ド表の一例を示したものであり、データ信号１２が８ビ
ット、命令コード信号２６が５ビット、転送制御信号２
８が３ビットの場合のデコード表である。第３図で示す
ように、最下位からの３ビットとその上の２ビットは、
最下位からの３ビット（１〜３ビット目）が第１演算部
６のノーオペレーション（ｎｏｐ）、加算（ａｄｄ）、
乗算（ｍｕｌ）、減算（ｓｕｂ）、メモリ４から第１演
算部６の内蔵レジス夕へのロード（ｌｏａｄ） 、演算
結果データ信号３６をメモリデータ信号２０に出力する
ことによる、演算結果の第１演算部６の内蔵レジスタか
らメモリ４へのストア（ｓｔｏｒｅ）、その上の２ビッ
ト（４，５ビット目）は、第２演算部８での累積加算（
ａＣＣ）、ノーオペレーション（ｎｏｐ２） 、アキュ
ムレータレジスタのクリア（ｃｌｒ）、演算結果データ
信号３６による演算結果のメモリ４へのストア（ｓｔｏ
ｒｅ２）を示す命令コード信号２６である。
その上の３ビット（６〜８ビット目）は、メモリデータ
信号２０から転送部１０の内蔵レジスタへのロード（
ｔｒｌｏａｄ） 、転送部１０の内蔵レジスタと入出力
ポート信号３０ （記号ａとする）および人出力ポート
信号３２（記号ｂとする）の２系統の外部人出力ポート
との人力（ｉｎ）と出力（ｏｕｔ）の組合せに応じた４
つのデータ転送（ｔｒｏｕｔａ， ｔｒｏｕｔｂ． ｔ
ｒｉｎａ， ｔｒｉｎｂ） 、転送部１０の内蔵レジス
タデー夕のメモリ４へのストア（ ｔｒｓ ｔｏｒｅ）
、および転送部保持データ信号３４への出力（ ｔｒｏ
ｕ ｔ）、ノーオペレーション（ｎｏｐ３）を示す転送
制御信号２８である。
信号２０から転送部１０の内蔵レジスタへのロード（
ｔｒｌｏａｄ） 、転送部１０の内蔵レジスタと入出力
ポート信号３０ （記号ａとする）および人出力ポート
信号３２（記号ｂとする）の２系統の外部人出力ポート
との人力（ｉｎ）と出力（ｏｕｔ）の組合せに応じた４
つのデータ転送（ｔｒｏｕｔａ， ｔｒｏｕｔｂ． ｔ
ｒｉｎａ， ｔｒｉｎｂ） 、転送部１０の内蔵レジス
タデー夕のメモリ４へのストア（ ｔｒｓ ｔｏｒｅ）
、および転送部保持データ信号３４への出力（ ｔｒｏ
ｕ ｔ）、ノーオペレーション（ｎｏｐ３）を示す転送
制御信号２８である。
第４図は本実施例の演算機能付きメモリを、４個含んだ
装置の一例のブロック図である。
装置の一例のブロック図である。
演算機能付きメモリ５０， ５２． ５４． ５６は、
データ信号１２． リード／ライト信号１６，アドレ
ス信号１８を各々共通とし、個々にモード信号６Ｂ．
７０． ７２．７４を入力する。ここで各モード信号は
、アドレス信号１８をデコードするアドレスデコーダ６
６によって出力されている。例えば、アドレスの上位の
３ビットをデコードする場合、ｒ ｏｏｏ ，からｒ０
１１Ｊまでがメモリモードであって、ｒ ｏｏｏ Ｊで
演算機能付きメモリ５０、ｒ００１Ｊで演算機能付きメ
モリ５２、ｒ０１０，で演算機能付きメモリ５４、「０
１１Ｊで演算機能付きメモリ５６がイネープルになり、
「１＊＊」の場合には演算機能付きメモリ５０． ５２
， ５４．５６のすべてが処理モードとなるようなモー
ド信号が出力するよう用いることができる。なおここで
“１は、ドントケアの意味で使用した。信号５８，６０
． ６２． ６４は、演算機能付きメモリの転送用各入
出力ポートを接続するものであり、これらの信号により
隣接したチップ同士での転送を行える．？にこの装置の
使用例を、ベクトルＡをｋ個のベクトルＢｋに対して共
通に使用し、ｋ個の内積を計算する場合に、 Ｃｋｏ ＝Ａｏ ｘＢｋｏ Ｃｋ． ＝Ｃｋエー１ ＋Ａｉ ＸＢｋ五（Ｏ≦
ｉ≦３） （０≦ｋ≦３） という式でベクトルＡとベクトルＢｋから内積Ｃｋを得
る動作で説明する。
データ信号１２． リード／ライト信号１６，アドレ
ス信号１８を各々共通とし、個々にモード信号６Ｂ．
７０． ７２．７４を入力する。ここで各モード信号は
、アドレス信号１８をデコードするアドレスデコーダ６
６によって出力されている。例えば、アドレスの上位の
３ビットをデコードする場合、ｒ ｏｏｏ ，からｒ０
１１Ｊまでがメモリモードであって、ｒ ｏｏｏ Ｊで
演算機能付きメモリ５０、ｒ００１Ｊで演算機能付きメ
モリ５２、ｒ０１０，で演算機能付きメモリ５４、「０
１１Ｊで演算機能付きメモリ５６がイネープルになり、
「１＊＊」の場合には演算機能付きメモリ５０． ５２
， ５４．５６のすべてが処理モードとなるようなモー
ド信号が出力するよう用いることができる。なおここで
“１は、ドントケアの意味で使用した。信号５８，６０
． ６２． ６４は、演算機能付きメモリの転送用各入
出力ポートを接続するものであり、これらの信号により
隣接したチップ同士での転送を行える．？にこの装置の
使用例を、ベクトルＡをｋ個のベクトルＢｋに対して共
通に使用し、ｋ個の内積を計算する場合に、 Ｃｋｏ ＝Ａｏ ｘＢｋｏ Ｃｋ． ＝Ｃｋエー１ ＋Ａｉ ＸＢｋ五（Ｏ≦
ｉ≦３） （０≦ｋ≦３） という式でベクトルＡとベクトルＢｋから内積Ｃｋを得
る動作で説明する。
まずあらかじめ、第４図で示した演算機能付きメモリの
、 モジュール５０にＡ０、Ｂ Ｏ ．． Ｂ Ｏ ３．
Ｂ Ｏ■，ＢＯ．モジュール５２にＡ１、Ｂｌ，，Ｂｌ
。，Ｂ１ｓ．Ｂ１ｇモジュール５４にＡ２、Ｂ２■，Ｂ
２．，Ｂ２。．Ｂ２，モジュール５６にＡ３、Ｂ ３
３． Ｂ ３■，Ｂ３．，Ｂ３。
、 モジュール５０にＡ０、Ｂ Ｏ ．． Ｂ Ｏ ３．
Ｂ Ｏ■，ＢＯ．モジュール５２にＡ１、Ｂｌ，，Ｂｌ
。，Ｂ１ｓ．Ｂ１ｇモジュール５４にＡ２、Ｂ２■，Ｂ
２．，Ｂ２。．Ｂ２，モジュール５６にＡ３、Ｂ ３
３． Ｂ ３■，Ｂ３．，Ｂ３。
を順に格納する。ここでは、例えばベクトルＡとベクト
ルＢｋを順にアドレス（０）から（４）に、内積Ｃｋを
アドレス（５）に格納するものとする。
ルＢｋを順にアドレス（０）から（４）に、内積Ｃｋを
アドレス（５）に格納するものとする。
次にモード信号６８． ７０， ７２． ７４を処理モ
ード、リード／ライト信号１６をライトとし、上記アド
レ？に格納されたデータに対する乗算を第１演算部６に
対してデータ信号１２を用いて指定すれば、モジュール
４個の並列処理によって、 Ａ０ｘＢＯ。＝ＴＯ Ａ ＋ Ｘ Ｂ １ ｌ＝ Ｔ Ｉ Ａ，ＸＢ２■＝Ｔ２ Ａｓ Ｘ Ｂ ３ ３ ＝７ ３ の演算を実行できる。ここでＴｋはテンポラリな値を示
すのに用いている。このとき、各ベクトルＡ，を隣接す
るモジュールに転送し、隣接モジュールの転送部のレジ
スタへ保持させる。そして次に第１演算部で演算した結
果を第２演算部ではテンボラリ値と加算して、 Ａ，ｘＢＯｚ ＋ＴＯ＝ＴＯ Ａ ｏ Ｘ Ｂ １ ｏ ＋ ’ｌ’ ｌ ＝ ＴＩＡ
，ｘＢ２＋ ＋Ｔ２＝Ｔ２ ＡｚＸＢ３■＋Ｔ３＝Ｔ３ の演算を実行する。同様な演算と転送で、ＡｔｘＢσ．
＋’ｒｏ＝Ｔ’ｏ Ａ３ ＸＢ １ ３ ＋Ｔ Ｉ ＝Ｔ １ＡｏｘＢ２。
ード、リード／ライト信号１６をライトとし、上記アド
レ？に格納されたデータに対する乗算を第１演算部６に
対してデータ信号１２を用いて指定すれば、モジュール
４個の並列処理によって、 Ａ０ｘＢＯ。＝ＴＯ Ａ ＋ Ｘ Ｂ １ ｌ＝ Ｔ Ｉ Ａ，ＸＢ２■＝Ｔ２ Ａｓ Ｘ Ｂ ３ ３ ＝７ ３ の演算を実行できる。ここでＴｋはテンポラリな値を示
すのに用いている。このとき、各ベクトルＡ，を隣接す
るモジュールに転送し、隣接モジュールの転送部のレジ
スタへ保持させる。そして次に第１演算部で演算した結
果を第２演算部ではテンボラリ値と加算して、 Ａ，ｘＢＯｚ ＋ＴＯ＝ＴＯ Ａ ｏ Ｘ Ｂ １ ｏ ＋ ’ｌ’ ｌ ＝ ＴＩＡ
，ｘＢ２＋ ＋Ｔ２＝Ｔ２ ＡｚＸＢ３■＋Ｔ３＝Ｔ３ の演算を実行する。同様な演算と転送で、ＡｔｘＢσ．
＋’ｒｏ＝Ｔ’ｏ Ａ３ ＸＢ １ ３ ＋Ｔ Ｉ ＝Ｔ １ＡｏｘＢ２。
＋Ｔ２＝Ｔ２
Ａｔ ｘＢ３＋ ＋Ｔ３＝Ｔ３
さらに、
Ａ，ＸＢＯ．＋ＴＯ＝ＣＯ
Ａｔ ＸＢ１！ ＋７１＝ＣＩ
Ａ３ Ｘ Ｂ ２ ｓ ＋Ｔ ２ ＝ Ｃ ２Ａ，ｘＢ
３。＋Ｔ３＝Ｃ３ と実行することによって、内積ＣＯ，ＣＩ，Ｃ２．Ｃ３
を求めることができる。
３。＋Ｔ３＝Ｃ３ と実行することによって、内積ＣＯ，ＣＩ，Ｃ２．Ｃ３
を求めることができる。
このとき、第３図のデコード表を用いた場合には、プロ
グラムは下記のようになる．ここではメモリ４のアクセ
スアドレス、第１油算部６の命令コード、第２演算部８
の命令コード、転送部１ｏの命令コード、そして「」内
にコメントの順で記すことにする． （０） ｌｏａｄ ， ｎｏｐ２、ｔｒｌｏａｄ「
ベクトルＡのデータを第ｌ演算部のレジスタと転送部の
レジスタにロード」 （１）ｍｕｌ、 ｃｌｒＳｔｒｏｕｔｂ「ベクトルＢ
ｋの最初のデータとの乗算、第２演算部のレジスタクリ
ア、転送部 保持データを隣接モジュールへ転送」 （−） ｌｏａｄ ％ ａｃｃＳｔｒｏｕｔ「転送
部データを第１演算部へロード、乗算結果アキュムレー
ト」 （２） ｎ＋ｕｌ％ｎｏｐ２、ｔｒｏｕ ｔｂ「ベク
トルＢｋの次データとの乗算、転送部保持データを隣接
モジュールへ転 送」 （−） ｌｏａｄ Ｓａｃｃ， ｔｒｏｕｔ「転
送部データを第１演算部へロード、乗算結果アキュムレ
ート」 （３） ｍｕｌ， ｎｏｐ２、ｔｒｏｕ ｔｂ「
ベクトルＢｋの次データとの乗算、転送部保持データを
隣接モジュールへ転 送」 （ ） ｌｏａｄ ， ａｃｃ， ｔｒｏｕ
ｔ「転送部データを第１演算部へロード、乗算結果アキ
ュムレート」 ４４） ｍｕｌ， ｎｏｐ２、ｔｒｏｕ ｔｂ「
ベクトルＢｋの次データとの乗算、転送部保持データを
隣接モジュールへ転 送」 （ ） ｎａｐ， ａｃｃ， ｎｏｐ３「乗算
結果のアキュムレート」 （ ５ ） ｎｏｐＸｓｔｏｒｅ２、ｎｏｐ３「内積
結果Ｃｋのメモリストア」 ただし、（−）は、命令コードによって無効にされるア
ドレスを示している．また、すべてのモジュールで同一
のプログラムである． なお、ベクトルＡやＢｋの次元ｉが３より大きい場合に
はサフィックスが０から３までを終わったら、次に４か
ら７までというようにすればできる．また、ベクトルの
数ｋの値が３以上の場合にも、テンボラリ値が１つしか
保持できないなら４個ずつ順に時分割で処理を行えばよ
く、またテンボラリ値を複数保持できるならば、各ベク
トルＡ．を用いる処理をすべて行ってからベクトルＡ＋
の隣接転送を行うようにすればよい。
グラムは下記のようになる．ここではメモリ４のアクセ
スアドレス、第１油算部６の命令コード、第２演算部８
の命令コード、転送部１ｏの命令コード、そして「」内
にコメントの順で記すことにする． （０） ｌｏａｄ ， ｎｏｐ２、ｔｒｌｏａｄ「
ベクトルＡのデータを第ｌ演算部のレジスタと転送部の
レジスタにロード」 （１）ｍｕｌ、 ｃｌｒＳｔｒｏｕｔｂ「ベクトルＢ
ｋの最初のデータとの乗算、第２演算部のレジスタクリ
ア、転送部 保持データを隣接モジュールへ転送」 （−） ｌｏａｄ ％ ａｃｃＳｔｒｏｕｔ「転送
部データを第１演算部へロード、乗算結果アキュムレー
ト」 （２） ｎ＋ｕｌ％ｎｏｐ２、ｔｒｏｕ ｔｂ「ベク
トルＢｋの次データとの乗算、転送部保持データを隣接
モジュールへ転 送」 （−） ｌｏａｄ Ｓａｃｃ， ｔｒｏｕｔ「転
送部データを第１演算部へロード、乗算結果アキュムレ
ート」 （３） ｍｕｌ， ｎｏｐ２、ｔｒｏｕ ｔｂ「
ベクトルＢｋの次データとの乗算、転送部保持データを
隣接モジュールへ転 送」 （ ） ｌｏａｄ ， ａｃｃ， ｔｒｏｕ
ｔ「転送部データを第１演算部へロード、乗算結果アキ
ュムレート」 ４４） ｍｕｌ， ｎｏｐ２、ｔｒｏｕ ｔｂ「
ベクトルＢｋの次データとの乗算、転送部保持データを
隣接モジュールへ転 送」 （ ） ｎａｐ， ａｃｃ， ｎｏｐ３「乗算
結果のアキュムレート」 （ ５ ） ｎｏｐＸｓｔｏｒｅ２、ｎｏｐ３「内積
結果Ｃｋのメモリストア」 ただし、（−）は、命令コードによって無効にされるア
ドレスを示している．また、すべてのモジュールで同一
のプログラムである． なお、ベクトルＡやＢｋの次元ｉが３より大きい場合に
はサフィックスが０から３までを終わったら、次に４か
ら７までというようにすればできる．また、ベクトルの
数ｋの値が３以上の場合にも、テンボラリ値が１つしか
保持できないなら４個ずつ順に時分割で処理を行えばよ
く、またテンボラリ値を複数保持できるならば、各ベク
トルＡ．を用いる処理をすべて行ってからベクトルＡ＋
の隣接転送を行うようにすればよい。
次に、共通のデータを使わない場合の例について動作を
説明する。４つのモジュールに、モジュールＩ Ａ！
．Ｂｉ （ｉ＝ｏ，１，２．３）モジュール２ Ａ
ｉ，Ｂ４ （ｉ＝４． ５， ６． ７）モジ：Ｌ
／Ｌ／３ Ａ＝，Ｂ！（ｉ＝８． ９． １０＋
１１）モジュール４ Ａ＝，Ｂｔ （ｉ＝１２．
１３． １４． １５）を格納しておき、 Ｃｉ ＝Ａｉ ＋Ｂｉ．， （０≦ｉ≦１４）の
ような演算を行いたい場合を考える。
説明する。４つのモジュールに、モジュールＩ Ａ！
．Ｂｉ （ｉ＝ｏ，１，２．３）モジュール２ Ａ
ｉ，Ｂ４ （ｉ＝４． ５， ６． ７）モジ：Ｌ
／Ｌ／３ Ａ＝，Ｂ！（ｉ＝８． ９． １０＋
１１）モジュール４ Ａ＝，Ｂｔ （ｉ＝１２．
１３． １４． １５）を格納しておき、 Ｃｉ ＝Ａｉ ＋Ｂｉ．， （０≦ｉ≦１４）の
ような演算を行いたい場合を考える。
この場合、ｉ＝３．７．１１に対して、同一チップ内に
データが存在しなくなるが、転送命令によって、ベクト
ルＢ＝，Ｂｅ，Ｂ−ｚをベクトルＡ ｚ． Ａ ’ｔ，
Ａ．の格納されている隣のチップへ同時に転送すること
で、処理が高速にできる。この場合、ｉ＝１５に対して
はサフィックスが１６を法とするモジュロ数であれば、
４番地を転送する際にベクトルＢ０もベクトルＢ ａ，
Ｂ ｓ． Ｂ ．ｔとともに転送され、ベクトルＡＩ
，との演算が行われてしまう。このような動作が望まし
くない場合には、特定のチップだけをアドレスデコーダ
６６でメモリモードにできるようにすればよい。例えば
、前述したアドレスで処理モードの指定をする場合で、
前記アドレスの上位３ビットでｒ １００ Ｊのときは
４チップとも処理モード、ｒ １０１ Ｊではモジュー
ル１１０だけはメモリモードとするなどとすることで対
処できる。
データが存在しなくなるが、転送命令によって、ベクト
ルＢ＝，Ｂｅ，Ｂ−ｚをベクトルＡ ｚ． Ａ ’ｔ，
Ａ．の格納されている隣のチップへ同時に転送すること
で、処理が高速にできる。この場合、ｉ＝１５に対して
はサフィックスが１６を法とするモジュロ数であれば、
４番地を転送する際にベクトルＢ０もベクトルＢ ａ，
Ｂ ｓ． Ｂ ．ｔとともに転送され、ベクトルＡＩ
，との演算が行われてしまう。このような動作が望まし
くない場合には、特定のチップだけをアドレスデコーダ
６６でメモリモードにできるようにすればよい。例えば
、前述したアドレスで処理モードの指定をする場合で、
前記アドレスの上位３ビットでｒ １００ Ｊのときは
４チップとも処理モード、ｒ １０１ Ｊではモジュー
ル１１０だけはメモリモードとするなどとすることで対
処できる。
以上説明したように本発明では、メモリに対するリ一ド
／ライトや、第１演算部，第２演算部および転送部に対
する命令コードを、データ信号を用いて指定することが
できるため、従来システムのメモリと同様のインタフェ
ースを介して処理を実行することができる。また通常の
メモリと比べ、新たに用いる信号はモード信号のみであ
る。
／ライトや、第１演算部，第２演算部および転送部に対
する命令コードを、データ信号を用いて指定することが
できるため、従来システムのメモリと同様のインタフェ
ースを介して処理を実行することができる。また通常の
メモリと比べ、新たに用いる信号はモード信号のみであ
る。
さらに、このモード信号は、データ信号，リード／ライ
ト信号，転送制御信号の信号線から或るバスによって設
定できるフリップフロップの出力、あるいはアドレス信
号の一部を用いることができ、いずれの場合もバスの信
号線の構威については従来のメモリを用いるシステムの
ままで済み、本発明を用いた装置を接続する際に、その
インタフェース部に、以上に述べたモード信号を生成す
る回路を設ければよい。
ト信号，転送制御信号の信号線から或るバスによって設
定できるフリップフロップの出力、あるいはアドレス信
号の一部を用いることができ、いずれの場合もバスの信
号線の構威については従来のメモリを用いるシステムの
ままで済み、本発明を用いた装置を接続する際に、その
インタフェース部に、以上に述べたモード信号を生成す
る回路を設ければよい。
以上説明したように本発明の演算機能付きメモリは、チ
ップ間での並列データ転送ができ、単にメモリに格納さ
れたデータに対する演算を高速に実行できるだけでなく
、第１演算部に対する命令コード等をデータ信号により
指定するため、通常のメモリと同様のインタフェースを
用いることができる．このため、ソフトウェア作戒等の
際の負担を大きく削減することができると共に、容易に
既存のシステムのメモリを利用した並列処理システムへ
の変更ができる効果がある．また、演算器を２つ内蔵し
ており、共通のベクトルデータに対する複数の内積演算
を高速計算できる効果がある．
ップ間での並列データ転送ができ、単にメモリに格納さ
れたデータに対する演算を高速に実行できるだけでなく
、第１演算部に対する命令コード等をデータ信号により
指定するため、通常のメモリと同様のインタフェースを
用いることができる．このため、ソフトウェア作戒等の
際の負担を大きく削減することができると共に、容易に
既存のシステムのメモリを利用した並列処理システムへ
の変更ができる効果がある．また、演算器を２つ内蔵し
ており、共通のベクトルデータに対する複数の内積演算
を高速計算できる効果がある．
第１図は、本発明の一実施例である演算機能付きメモリ
を示すブロック図、 第２図は、第１図の実施例に含まれる制御部の一例を示
すブロック図、 第３図は、第１図の実施例に含まれるデコーダにおける
デコード表を示す図、 第４図は、第ｌ図の演算機能付きメモリを４モジュール
含んで構或される装置の一例を示すブロック図である． ２・・・・・制御部 ４・・・・・メモリ ６・・・・・第１演算部 ８・・・・・第２演算部 １０・・・・・転送部 ４０・・・・・論理回路 ４２・・・・・デコーダ ４４・・・・・データセレクタ ６６・・・・・アドレスデコーダ
を示すブロック図、 第２図は、第１図の実施例に含まれる制御部の一例を示
すブロック図、 第３図は、第１図の実施例に含まれるデコーダにおける
デコード表を示す図、 第４図は、第ｌ図の演算機能付きメモリを４モジュール
含んで構或される装置の一例を示すブロック図である． ２・・・・・制御部 ４・・・・・メモリ ６・・・・・第１演算部 ８・・・・・第２演算部 １０・・・・・転送部 ４０・・・・・論理回路 ４２・・・・・デコーダ ４４・・・・・データセレクタ ６６・・・・・アドレスデコーダ
Claims (1)
- （１）アドレス信号入力、データ信号入出力、リード／
ライト信号入力、モード信号入力、複数系統のデータ転
送入出力のためのポートと、 データを格納するメモリと、 データを転送する転送部と、 前記メモリおよび前記転送部からのデータに対して演算
を実行し、演算結果データを出力する第１の演算部と、 この第１演算部の演算結果データを被演算データとして
入力し、この被演算データに対して演算を実行し、演算
結果データを出力する第２の演算部と、 前記メモリ、前記転送部、前記第１の演算部および前記
第２の演算部を制御する制御１部とを備え、前記制御部
は、前記モード信号がメモリモードであれば、前記リー
ド／ライト信号に従って、前記アドレス信号をアドレス
とし、前記データ信号をデータとして前記メモリの読み
出し、もしくは書き込みの制御を行い、 前記モード信号が処理モードであれば、前記リード／ラ
イト信号が書き込みである場合に、前記データ信号を解
読して、 前記アドレス信号をアドレスとして前記メモリから読み
出したデータと、前記データ転送入出力ポートから入力
したデータの前記第１演算部もしくは前記転送部への入
力の制御と、 前記第１演算部と前記第２演算部との演算の指定の制御
と、 前記アドレス信号をアドレスとし、前記第１演算部もし
くは第２演算部の演算結果データ、もしくは前記転送部
からのデータの前記メモリへの書き込みの制御と、 前記メモリから読み出したデータ、もしくは前記第１演
算部あるいは第２演算部の演算結果データの１つを選択
し、前記転送部でのデータ転送入出力ポートを介して、
外部へデータ転送する制御を行うことを特徴とする演算
機能付きメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240243A JPH03104086A (ja) | 1989-09-18 | 1989-09-18 | 演算機能付きメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240243A JPH03104086A (ja) | 1989-09-18 | 1989-09-18 | 演算機能付きメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104086A true JPH03104086A (ja) | 1991-05-01 |
Family
ID=17056588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240243A Pending JPH03104086A (ja) | 1989-09-18 | 1989-09-18 | 演算機能付きメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104086A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016051491A (ja) * | 2014-08-29 | 2016-04-11 | 株式会社日立製作所 | 半導体装置 |
-
1989
- 1989-09-18 JP JP1240243A patent/JPH03104086A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016051491A (ja) * | 2014-08-29 | 2016-04-11 | 株式会社日立製作所 | 半導体装置 |
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