JPS6023384B2 - アレイ・プロセツサにおける内部メモリ制御方式 - Google Patents
アレイ・プロセツサにおける内部メモリ制御方式Info
- Publication number
- JPS6023384B2 JPS6023384B2 JP15906377A JP15906377A JPS6023384B2 JP S6023384 B2 JPS6023384 B2 JP S6023384B2 JP 15906377 A JP15906377 A JP 15906377A JP 15906377 A JP15906377 A JP 15906377A JP S6023384 B2 JPS6023384 B2 JP S6023384B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- internal memory
- array processor
- control method
- memory control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明は、アレイ・プロセッサにおける内部メモリ制御
方式に関するものである。
方式に関するものである。
第１図はアレイ・プロセッサの一部を示すものであって
、１は主メモリ、２はメモリ制御装置、３はデータ・レ
ジス夕、４はベクトル・レジスタ、５はバッファ・メモ
リ、６はアクセス制御部を示している。
、１は主メモリ、２はメモリ制御装置、３はデータ・レ
ジス夕、４はベクトル・レジスタ、５はバッファ・メモ
リ、６はアクセス制御部を示している。
データ・レジス夕３は、汎用レジスタとして又はディス
クリプタを格納するために使用されるものであり、ベク
トル・レジスタ４はＶ型命令を行うときに使用されるも
のであって、主メモリ１の特定領域の写しを保持するも
のである。バッファ・メモリ５はスカラ演算を行うとき
に用いられるものであり、通常の中央処理装置内のバッ
ファ・メモリと同じ機能をもつ。アクセス制御部６から
のデータは、図示しないパイプライン演算器へ転送され
、また、パイプライン演算器からの演算結果はメモリ制
御装置２に送られてくる。アレイ・プロセッサでは、３
オペランド方式が採用され、Ａ←Ｂ＊Ｃ というベクトル演算を行い得るものである。
クリプタを格納するために使用されるものであり、ベク
トル・レジスタ４はＶ型命令を行うときに使用されるも
のであって、主メモリ１の特定領域の写しを保持するも
のである。バッファ・メモリ５はスカラ演算を行うとき
に用いられるものであり、通常の中央処理装置内のバッ
ファ・メモリと同じ機能をもつ。アクセス制御部６から
のデータは、図示しないパイプライン演算器へ転送され
、また、パイプライン演算器からの演算結果はメモリ制
御装置２に送られてくる。アレイ・プロセッサでは、３
オペランド方式が採用され、Ａ←Ｂ＊Ｃ というベクトル演算を行い得るものである。
Ａオペランド、ＢオペランドおよびＣオペランドは複数
のェレメントを有するベクトルである。アレイ・プロセ
ッサの特徴は、上記のようなベクトル演算を高速で実行
できることがある。アレイ・プロセッサの高速化を設け
る場合に問題となることは、データ・レジスタ３、ベク
トル・レジスタ４、バッファ・メモリ５などの内部メモ
ＩＪ‘こ対するアクセスを如何にして高速で行うかとい
うことである。第２図は従来の内部メモリの制御方式を
設明するものである。１川まベクトル・レジスタ、デー
タ・レジスタ、バッファ・メモリなどの内部メモリを示
している。
のェレメントを有するベクトルである。アレイ・プロセ
ッサの特徴は、上記のようなベクトル演算を高速で実行
できることがある。アレイ・プロセッサの高速化を設け
る場合に問題となることは、データ・レジスタ３、ベク
トル・レジスタ４、バッファ・メモリ５などの内部メモ
ＩＪ‘こ対するアクセスを如何にして高速で行うかとい
うことである。第２図は従来の内部メモリの制御方式を
設明するものである。１川まベクトル・レジスタ、デー
タ・レジスタ、バッファ・メモリなどの内部メモリを示
している。
第２図に示すように、従来技述では単一のメモリ装置に
連続した番地が割り振られている。このため、Ａ←Ｂ＊
Ｃ というベクトル演算を行う場合、Ｂオペランドの論出し
、、Ｃオペランドの議出し、Ａオペランドの書込みを、
同時に行うことが出来ない。
連続した番地が割り振られている。このため、Ａ←Ｂ＊
Ｃ というベクトル演算を行う場合、Ｂオペランドの論出し
、、Ｃオペランドの議出し、Ａオペランドの書込みを、
同時に行うことが出来ない。
本発明は上記の問題点を解決するものであって、アレイ
・プロセッサの内部メモリに対するアクセス処理を高速
で行い得るようになったアレイ・プロセッサの内部メモ
リ制御方式を提供することを目的としている。
・プロセッサの内部メモリに対するアクセス処理を高速
で行い得るようになったアレイ・プロセッサの内部メモ
リ制御方式を提供することを目的としている。
そしてそのため、本発明のアレイ・プロセッサにおける
内部メモリ制御方式は、主メモリと、パイプライン演算
部と、上記主メモリとパイプライン演算部との間に設け
られた内部メモリとを備え、複数ェレメント同士の演算
を処理するアレイ・プロセッサにおいて、上記内部メモ
リを独立にアクセス可能な複数のメモリ・バンクに分割
し、且つ上記パイプライン演算部が必要とする複数のオ
ペランド‘こ対応して複数のオペランド・バスが各メモ
リ・バンクに接続され、以て複数のオペランドを異なる
メモリ・バンクから同時に論込み又は異なるメモリ・バ
ンクに同時に書込み可能とされたことを特徴とするもの
である。以下、本発明を図面を参照しつつ説明する。第
３図は本発明の１実施例の要部を示すものであって、１
１−０なし、し１１一３はメモリバンク、１２はＢオペ
ランド・バス、１３はＣオペランド・バス、１４は命令
バス、１５はＡオペランド・バスをそれぞれ示している
。
内部メモリ制御方式は、主メモリと、パイプライン演算
部と、上記主メモリとパイプライン演算部との間に設け
られた内部メモリとを備え、複数ェレメント同士の演算
を処理するアレイ・プロセッサにおいて、上記内部メモ
リを独立にアクセス可能な複数のメモリ・バンクに分割
し、且つ上記パイプライン演算部が必要とする複数のオ
ペランド‘こ対応して複数のオペランド・バスが各メモ
リ・バンクに接続され、以て複数のオペランドを異なる
メモリ・バンクから同時に論込み又は異なるメモリ・バ
ンクに同時に書込み可能とされたことを特徴とするもの
である。以下、本発明を図面を参照しつつ説明する。第
３図は本発明の１実施例の要部を示すものであって、１
１−０なし、し１１一３はメモリバンク、１２はＢオペ
ランド・バス、１３はＣオペランド・バス、１４は命令
バス、１５はＡオペランド・バスをそれぞれ示している
。
４個のメモリ・バンクで１１−０ないし１１−３で１個
の内部メモＩＪ装置が構成されている。
の内部メモＩＪ装置が構成されている。
メモリ・バンク１１一０ないし１１一３には、図示の如
く番地が割りふれるている。なお、各メモリ・バンクに
対するデータ・アクセスは２ワード単位で行われる。い
ま、ＢオペランドおよびＣオペランド・データを同時に
内部メモリ装置から読出すことが可能である。また、第
３図のものは、３オペランドの議込み／書込み及び命令
の論込みを同時に行うことが可能となる。以上の説明か
ら明らかなように、本発明によれば、アレイ・プロセッ
サの内部メモ川こ対するデータの書込み又は内部メモリ
からのデータや命令の議出しを高速で処理することが出
来るので、アレイ・プロセッサ全体の処理能力を大幅に
向上させることが可能である。
く番地が割りふれるている。なお、各メモリ・バンクに
対するデータ・アクセスは２ワード単位で行われる。い
ま、ＢオペランドおよびＣオペランド・データを同時に
内部メモリ装置から読出すことが可能である。また、第
３図のものは、３オペランドの議込み／書込み及び命令
の論込みを同時に行うことが可能となる。以上の説明か
ら明らかなように、本発明によれば、アレイ・プロセッ
サの内部メモ川こ対するデータの書込み又は内部メモリ
からのデータや命令の議出しを高速で処理することが出
来るので、アレイ・プロセッサ全体の処理能力を大幅に
向上させることが可能である。
第１図はアレイ・プロセッサの概要を示す図、第２図は
アレイ・プロセッサの内部メモリの構成を示す図、第３
図は本発明で用いられる内部メモリの構成を示す図であ
る。 １・・・・・・主メモリ、２・・・・・・メモＩＪ制御
装置、３・・・…データ・レジスタ、４……ベクトル・
レジスタ、５…・〜ゞッフア・メモリ、６・・…・アク
セス制御部、１１−０ないし１１−３・・・・・・メモ
リ・バンク、１２……Ｂオペランド・バス、１３……Ｃ
オペランド・バス、１４・・・・・・命令バス、１５・
・・・・・Ａオペランド・／ゞス。 ナー凶 了Ｚ凶 ナご船
アレイ・プロセッサの内部メモリの構成を示す図、第３
図は本発明で用いられる内部メモリの構成を示す図であ
る。 １・・・・・・主メモリ、２・・・・・・メモＩＪ制御
装置、３・・・…データ・レジスタ、４……ベクトル・
レジスタ、５…・〜ゞッフア・メモリ、６・・…・アク
セス制御部、１１−０ないし１１−３・・・・・・メモ
リ・バンク、１２……Ｂオペランド・バス、１３……Ｃ
オペランド・バス、１４・・・・・・命令バス、１５・
・・・・・Ａオペランド・／ゞス。 ナー凶 了Ｚ凶 ナご船
Claims (1)
- １ 主メモリと、パイプライン演算部と、上記主メモリ
とパイプライン演算部との間に設けられた内部メモリと
を備え、複数エレメント同士の演算を処理するアレイ・
プロセツサにおいて、上記内部メモリを独立にアクセス
可能な複数のメモリ・バンクに分割し、且つ上記パイプ
ライン演算部が必要とする複数のオペランドに対応して
複数のオペランド・バスが各メモリ・バンクに接続され
、以て複数のオペランドを異なるメモリ・バンクから同
時に読込み又は異なるメモリ・バンクに同時に書込み可
能とされたことを特徴とする内部メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15906377A JPS6023384B2 (ja) | 1977-12-28 | 1977-12-28 | アレイ・プロセツサにおける内部メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15906377A JPS6023384B2 (ja) | 1977-12-28 | 1977-12-28 | アレイ・プロセツサにおける内部メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5491151A JPS5491151A (en) | 1979-07-19 |
| JPS6023384B2 true JPS6023384B2 (ja) | 1985-06-07 |
Family
ID=15685397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15906377A Expired JPS6023384B2 (ja) | 1977-12-28 | 1977-12-28 | アレイ・プロセツサにおける内部メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6023384B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5798070A (en) * | 1980-12-12 | 1982-06-18 | Fujitsu Ltd | Data processing device |
| US4594682A (en) * | 1982-12-22 | 1986-06-10 | Ibm Corporation | Vector processing |
| JPS59189474A (ja) * | 1983-04-13 | 1984-10-27 | Yokogawa Medical Syst Ltd | 高速フ−リエ変換演算装置 |
| JPS6043775A (ja) * | 1983-08-19 | 1985-03-08 | Nec Corp | デ−タ処理装置 |
-
1977
- 1977-12-28 JP JP15906377A patent/JPS6023384B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5491151A (en) | 1979-07-19 |
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