JPH0310416A - 半導体スイッチ回路 - Google Patents
半導体スイッチ回路Info
- Publication number
- JPH0310416A JPH0310416A JP1144464A JP14446489A JPH0310416A JP H0310416 A JPH0310416 A JP H0310416A JP 1144464 A JP1144464 A JP 1144464A JP 14446489 A JP14446489 A JP 14446489A JP H0310416 A JPH0310416 A JP H0310416A
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- JP
- Japan
- Prior art keywords
- current source
- thyristor
- npn transistor
- npn
- semiconductor switch
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、サイリスタを用いた半導体スイッチ回路に関
し、特に、ゲートターンオフ機能を有する半導体スイッ
チ回路に関する。
し、特に、ゲートターンオフ機能を有する半導体スイッ
チ回路に関する。
従来の技術
従来、この種の半導体スイッチ回路は、第３図に示すよ
うに、サイリスタ２１のＰゲートにＮＰＮトランジスタ
２２のコレクタと第１の電流源２４が接続され、サイリ
スタ２１のカソードにはＮＰＮ トランジスタ２２のエ
ミッタが接続され、ＮＰＮ トランジスタ２２のべ・−
スには第２の電流源２５が接続され、ＮＰＮトランジス
タ２２のベースとエミッタには抵抗２３が接続されてい
る。
うに、サイリスタ２１のＰゲートにＮＰＮトランジスタ
２２のコレクタと第１の電流源２４が接続され、サイリ
スタ２１のカソードにはＮＰＮ トランジスタ２２のエ
ミッタが接続され、ＮＰＮ トランジスタ２２のべ・−
スには第２の電流源２５が接続され、ＮＰＮトランジス
タ２２のベースとエミッタには抵抗２３が接続されてい
る。
次にこの回路の動作について説明するに、スイッチを“
オン”状態にする場合には、第１の電流源２４を動作さ
せてサイリスタ２１のＰゲートに電流を流し込みサイリ
スタ２１を“オン“させる、また、スイッチを“オン”
状態から“オフ”状態にするには第１の電流源２４の動
作を停止し、第２の電流源２５を動作させる。第２を流
源２５の出力電流はＮＰＮ トランジスタ２２を導通さ
せて、サイリスタ２１のＰゲートとカソード間を短絡さ
せることによって、サイリスタ２１を“′オフ”状態に
する。
オン”状態にする場合には、第１の電流源２４を動作さ
せてサイリスタ２１のＰゲートに電流を流し込みサイリ
スタ２１を“オン“させる、また、スイッチを“オン”
状態から“オフ”状態にするには第１の電流源２４の動
作を停止し、第２の電流源２５を動作させる。第２を流
源２５の出力電流はＮＰＮ トランジスタ２２を導通さ
せて、サイリスタ２１のＰゲートとカソード間を短絡さ
せることによって、サイリスタ２１を“′オフ”状態に
する。
発明が解決しようとする課題
しかしながら、上述した従来の半導体スイッチ回路は、
スイッチを“オン”状態にする為の第１の電流源２４と
“オフ”状態にする為の第２の電流源２５の２つの電流
源が必要となるので、電流源を含めたスイッチ回路全体
の実装容積が太き（なるという欠点がある。
スイッチを“オン”状態にする為の第１の電流源２４と
“オフ”状態にする為の第２の電流源２５の２つの電流
源が必要となるので、電流源を含めたスイッチ回路全体
の実装容積が太き（なるという欠点がある。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、回路全体の実装容積を縮小することを可能と
した新規な半導体スイッチ回路を提供することにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消し、回路全体の実装容積を縮小することを可能と
した新規な半導体スイッチ回路を提供することにある。
発明の従来技術に対する相違点
上述した従来の半導体スイッチ回路に対し、本発明は、
電流源を１つしか用いず、この１つの電流源で“オン”
と“オフ”の制御を行うという相違点を有する。
電流源を１つしか用いず、この１つの電流源で“オン”
と“オフ”の制御を行うという相違点を有する。
課題を解決するための手段
前記目的を達成する為に、本発明に係る半導体スイッチ
回路は、Ｐ、Ｎ、Ｐ、Ｎの４層構造からなるサイリスク
のＰゲートに第１のＮＰＮ ）−ランリスクのコレクタ
と電流源と第２のＮＰＮ トランジスタのベースが接続
され、該サイリスタのカソードには第１のＮＰＮ トラ
ンジスタのエミッタと第２のＮＰＮトランジスタのエミ
ッタが接続され、第１のＮＰＮトランジスタのベースは
第２のＮＰＮ トランジスタのコレクタとダイオードの
アノードに接続され、該ダイオードのカソードは前記サ
イリスタのアノードに接続され、第２のＮＰＮ ）ラン
リスクのベースとエミッタの間に抵抗が接続され、第２
のＮＰＮ トランジスタのベースに前記電流源が接続さ
れて構成される。
回路は、Ｐ、Ｎ、Ｐ、Ｎの４層構造からなるサイリスク
のＰゲートに第１のＮＰＮ ）−ランリスクのコレクタ
と電流源と第２のＮＰＮ トランジスタのベースが接続
され、該サイリスタのカソードには第１のＮＰＮ トラ
ンジスタのエミッタと第２のＮＰＮトランジスタのエミ
ッタが接続され、第１のＮＰＮトランジスタのベースは
第２のＮＰＮ トランジスタのコレクタとダイオードの
アノードに接続され、該ダイオードのカソードは前記サ
イリスタのアノードに接続され、第２のＮＰＮ ）ラン
リスクのベースとエミッタの間に抵抗が接続され、第２
のＮＰＮ トランジスタのベースに前記電流源が接続さ
れて構成される。
実施例
次に本発明をその好ましい各実施例について図面を参照
しながら具体的に説明する。
しながら具体的に説明する。
第１図は本発明による第１の実施例を示す回路構成図で
ある。
ある。
第１図を参照するに、本発明による第１の実施例の全体
の構成は、サイリスタｌのＰゲートに第１のＮＰＮ ト
ランジスタ２のコレクタと電流源６と第２のＮＰＮ ）
ランリスク３のベースが接続され、サイリスタ１のカソ
ードには第１のＮＰＮ トランジスタ２のエミッタと第
２のＮＰＮ ）ランリスク３のエミッタが接続され、第
１のＮＰＮ トランジスタ２のベースは第２のＮＰＮ
）ランリスク３のコレクタとダイオード４のアノードに
接続され、ダイオード４のカソードはサイリスタ１のア
ノードに接続され、第２のＮＰＮトランジスタ３のベー
スとエミッタの間に抵抗５が接続され、第２のＮＰＮ
）ランリスク３のベースに電流源６が接続された構成と
なっている。
の構成は、サイリスタｌのＰゲートに第１のＮＰＮ ト
ランジスタ２のコレクタと電流源６と第２のＮＰＮ ）
ランリスク３のベースが接続され、サイリスタ１のカソ
ードには第１のＮＰＮ トランジスタ２のエミッタと第
２のＮＰＮ ）ランリスク３のエミッタが接続され、第
１のＮＰＮ トランジスタ２のベースは第２のＮＰＮ
）ランリスク３のコレクタとダイオード４のアノードに
接続され、ダイオード４のカソードはサイリスタ１のア
ノードに接続され、第２のＮＰＮトランジスタ３のベー
スとエミッタの間に抵抗５が接続され、第２のＮＰＮ
）ランリスク３のベースに電流源６が接続された構成と
なっている。
次に第１の実施例の動作について説明するに、電流源６
が停止しているとき、即ち“オフ”状態のときに、サイ
リスタ１のアノード、カソード間に電圧が印加された場
合には、ダイオード４の逆方向飽和電流がサイリスタ１
のアノードからダイオード４を介して第１のＮＰＮ ト
ランジスタ２のベースへと流れている。従って、サイリ
スタ１に印加される電圧が、例え立上りの急峻な電圧で
あっても、サイリスタ１は第１のＮＰＮトランジスタ２
によってＰゲートとカソード間が短絡されている為に“
オフ”状態を保つことができる。
が停止しているとき、即ち“オフ”状態のときに、サイ
リスタ１のアノード、カソード間に電圧が印加された場
合には、ダイオード４の逆方向飽和電流がサイリスタ１
のアノードからダイオード４を介して第１のＮＰＮ ト
ランジスタ２のベースへと流れている。従って、サイリ
スタ１に印加される電圧が、例え立上りの急峻な電圧で
あっても、サイリスタ１は第１のＮＰＮトランジスタ２
によってＰゲートとカソード間が短絡されている為に“
オフ”状態を保つことができる。
電流源６を動作させると、サイリスタ１のＰゲートと第
２のトランジスタ３のベースに電流が供給される。この
場合には、第２のＮＰＮ トランジス、り３が導通して
いる為に、ダイオード４の逆方向飽和電流は第２のＮＰ
Ｎトランジスタ３のコレクタへと流れ、第１のＮＰＮ
トランジスタ２のベースへは流れない、従って、電流源
６からのサイリスタ１のＰゲートへ流れる電流は第１の
ＮＰＮトランジスタ２のコレクタへは分流されず、サイ
リスタ１は“オン“状態となる。
２のトランジスタ３のベースに電流が供給される。この
場合には、第２のＮＰＮ トランジス、り３が導通して
いる為に、ダイオード４の逆方向飽和電流は第２のＮＰ
Ｎトランジスタ３のコレクタへと流れ、第１のＮＰＮ
トランジスタ２のベースへは流れない、従って、電流源
６からのサイリスタ１のＰゲートへ流れる電流は第１の
ＮＰＮトランジスタ２のコレクタへは分流されず、サイ
リスタ１は“オン“状態となる。
また、サイリスタ１を“オン”から“オフ“状態にする
為には電流源６を停止すれば自動的に“オフ“駆動が行
われ、サイリスタ１は“オフ”状態となる。抵抗５は第
２のＮＰＮトランジスタを安定に動作させる為のもので
ある。
為には電流源６を停止すれば自動的に“オフ“駆動が行
われ、サイリスタ１は“オフ”状態となる。抵抗５は第
２のＮＰＮトランジスタを安定に動作させる為のもので
ある。
第２図は本発明による第２の実施例を示す回路構成図で
ある。
ある。
第２図を参照するに、本箱２の実施例の構成は、上記第
１の実施例において、第１のＮＰＮトランジスタにもう
１個ＮＰＮ トランジスタを追加し、ダーリントン接続
にしたものであり、他の箇所は全く同じである。
１の実施例において、第１のＮＰＮトランジスタにもう
１個ＮＰＮ トランジスタを追加し、ダーリントン接続
にしたものであり、他の箇所は全く同じである。
即ち、第１のＮＰＮ ）ランリスタ１２と第３のＮＰＮ
トランジスタ１７とでダーリントン構成にすることによ
り、ダイオード１４の逆方向飽和電流が僅かであっても
サイリスタ１１を十分に“オフ”させる能力を持つとい
う利点がある。
トランジスタ１７とでダーリントン構成にすることによ
り、ダイオード１４の逆方向飽和電流が僅かであっても
サイリスタ１１を十分に“オフ”させる能力を持つとい
う利点がある。
発明の詳細
な説明したように、本発明によれば、電流源が停止して
いる間は常にダイオードの逆方向飽和電流によって“オ
フ”駆動がかかっており、電流源が動作すると同時に“
オフ”駆動が解除される回路構成にすることにより、必
要な電流源が１個になり、半導体スイッチ回路の実装容
積を縮小できる効果が得られる。
いる間は常にダイオードの逆方向飽和電流によって“オ
フ”駆動がかかっており、電流源が動作すると同時に“
オフ”駆動が解除される回路構成にすることにより、必
要な電流源が１個になり、半導体スイッチ回路の実装容
積を縮小できる効果が得られる。
第１図は本発明に係る半導体スイッチ回路の第１の実施
例を示す回路構成図、第２図は本発明に係る半導体スイ
ッチ回路の第２の実施例を示す回路構成図、第３図は従
来の半導体スイッチ回路の回路図である。
例を示す回路構成図、第２図は本発明に係る半導体スイ
ッチ回路の第２の実施例を示す回路構成図、第３図は従
来の半導体スイッチ回路の回路図である。
Claims (1)
- Ｐ、Ｎ、Ｐ、Ｎの４層構造からなるサイリスタのＰゲー
トに第１のＮＰＮトランジスタのコレクタと電流源と第
２のＮＰＮトランジスタのベースが接続され、該サイリ
スタのカソードには第１のＮＰＮトランジスタのエミッ
タと第２のＮＰＮトランジスタのエミッタが接続され、
前記第１のＮＰＮトランジスタのベースは前記第２のＮ
ＰＮトランジスタのコレクタとダイオードのアノードに
接続され、該ダイオードのカソードは前記サイリスタの
アノードに接続され、前記第２のＮＰＮトランジスタの
ベースとエミッタの間に抵抗が接続され、前記第２のＮ
ＰＮトランジスタのベースに前記電流源が接続されてい
ることを特徴とする半導体スイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144464A JPH0310416A (ja) | 1989-06-07 | 1989-06-07 | 半導体スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144464A JPH0310416A (ja) | 1989-06-07 | 1989-06-07 | 半導体スイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310416A true JPH0310416A (ja) | 1991-01-18 |
Family
ID=15362883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1144464A Pending JPH0310416A (ja) | 1989-06-07 | 1989-06-07 | 半導体スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310416A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2841707A1 (fr) * | 2002-06-28 | 2004-01-02 | St Microelectronics Sa | Commande d'un thyristor d'un pont redresseur |
-
1989
- 1989-06-07 JP JP1144464A patent/JPH0310416A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2841707A1 (fr) * | 2002-06-28 | 2004-01-02 | St Microelectronics Sa | Commande d'un thyristor d'un pont redresseur |
| US7084692B2 (en) | 2002-06-28 | 2006-08-01 | Stmicroelectronics S.A. | Control of a thyristor of a rectifying bridge |
| EP1376843A3 (fr) * | 2002-06-28 | 2008-08-13 | STMicroelectronics S.A. | Commande d'un thyristor d'un pont redresseur |
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