JPH0310418A - クロック再生用ｐｌｌ回路の基準クロック制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、入力されるデジタル信号の復調を行う為のク
ロックを再生するクロック再生用ＰＬＬ回路における基
準クロックを制御する基準クロック制御装置に関する。

（ロ）従来の技術 最近、ＣＤプレーヤ、ＤＡＴ（デジタル・才一ディオ・
テープレコーダ）、あるいはＢＳチューナ（衛星放送受
信用チューナ）等のオーディオ情報をデジタル信号で取
り扱うデジタルオーディオソース装置の多くのものは、
該オーディオ情報をデジタル信号のまま出力するデジタ
ル出力機能が設けられている。前記デジタルオーディオ
ソース装置から出力されるデジタル信号は、ＥＩＡＪ（
社団法人　日本電子機械工業会）で標準化されたデジタ
ルオーディオインタフェースの規格（ＥＩＡＪ規格ＣＰ
−３４０）に準拠しており、信号フォーマットが定めら
れている。その為、前記デジタル出力機能を備えるデジ
タルオーディオソース装置の出現に伴ってオーディオ増
幅器を始め、オーディオ機器の中には、前記信号フォー
マットのデジタル信号を復調し、信号処理する機能を有
し、前記デジタルオーディオソース装置からのデジタル
信号を直接入力出来る様に成されたデジタル信号対応型
のオーディオ機器が製品化されている。

ところで、デジタル信号を取り込む為には、入力される
デジタル信号に同期したクロックを必要とし、一般にそ
のクロックは、例えば特開昭６２−４７８７３号公報に
示される如く、ＰＬＬ（フェーズ・ロックド・ループ）
回路を用いて入力されるデジタル信号から再生される。

その為、デジタル信号対応型のオーディオ機器にも、一
般にクロックを再生する為にＰＬＬ回路が設けられてお
り、入力されたデジタル信号を復調する際に前記ＰＬＬ
回路により再生されるクロックを用いている。

ところで、この様なＰＬＬ回路としては、デジタル回路
により構成されるデジタルＰＬＬ回路が使用されること
があるが、該ＰＬＬ回路においては、起動時に水晶発振
器から発生される基準クロックを用いて動作が開始され
る。ここで、前記基準クロックの発振周波数は、入力さ
れるデジタル信号のサンプリング周波数に応じて設定さ
れており、前記基準クロックを用いることにより異なる
サンプリング周波数のデジタル信号であっても前記ＰＬ
Ｌ回路のキャプチャレンジ内に引き込める様に成きれて
いる。その為、入力されるデジタル信号に応じて前記Ｐ
ＬＬ回路の動作をロックすることが出来、前記ＰＬＬ回
路により前記デジタル信号に同期したクロックを再生す
ることが出来る。

（ハ）発明が解決しようとする課題 前述した基準クロックは、ＰＬＬ回路の動作がロックし
た後において不要になるが、不要時の基準クロックによ
り発生される不要輻射によって信号路に雑音が混入され
る等の問題があった。また、デジタル信号が入力されて
いないときにも前記基準クロックは不要であり、この場
合においても前記基準クロックによる不要輻射が問題で
あった。

（ニ）課題を解決するための手段 本発明は前述の点に鑑み成されたもので、入力端子に入
力されるデジタル信号の復調を行う為のクロックを再生
するクロック再生用のＰＬＬ回路と、発振動作が停止可
能に構成されているとともに、前記ＰＬＬ回路の起動時
における基準クロックを発生する発振回路と、前記ＰＬ
Ｌ回路の動作がロックしたことを検出するロック検出回
路と、該ロック検出回路の検出出力に応じて前記発振回
路の発振動作を停止させる為の停止信号を発生する停止
信号発生回路とから成り、前記ＰＬＬ回路の動作のロッ
クに応じて前記発振回路の発振動作を停止する様にして
いる。

また、入力端子にデジタル信号が入力されていることを
検出する入力検出回路と、該入力検出回路からの検出出
力に応じてクロック再生用のＰＬＬ回路の基準クロック
が発生される発振回路の発振動作を停止させる為の停止
信号を発生する停止信号発生回路とを設け、前記入力端
子にデジタル信号が入力されていないときに前記発振回
路の発振動作を停止する様にしている。

（ネ）作用 本発明は、クロック再生用ＰＬＬ回路の動作がロックし
た後において、該ＰＬＬ回路の基準クロックが不要であ
ることに着目し、また、デジタル信号が入力されていな
いときにおいて、前記ＰＬＬ回路の基準クロックが不要
であることに着目し、それらのときにおいて、前記基準
クロックを発生する発振回路の発振動作を停止させて前
記基準クロックによる不要輻射を肪止する様にしている
。

〈へ）実施例 第１図は本発明の一実施例を示す回路図で、（１）はデ
ジタル信号が入力される入力端子、（２）は該入力端子
（１）に入力されたデジタル信号からクロックを再生す
るＰＬＬ回路〈３）を有し、該ＰＬＬ回路（３）により
再生されたクロックを用いて前記デジタル信号を復調す
るデモシュレータ、（４）は該デモシュレータ（２）の
ＰＬＬ回路（３）の動作がロックするとｒ　Ｈ、レベル
からｒＬ、レベルになるロック検出端子、（５）は該ロ
ック検出端子（４）に接続されるインバータ、（６）は
該インバータ（５）の出力がｒＬ、レベルからｒＨ」レ
ベルになる立上りによりトリガーされるワンショットマ
ルチバイブレータ（以下、ワンショットマルチ）、（７
）は抵抗（８）及びコンデンサ（９）から成り、該ワン
ショットマルチ（６）の状態が非安定状態に変化してい
る時間を設定する時定数回路、（１０）は前記ワンショ
ットマルチ（６）のＱ出力及び前記インバータ（５〉の
出力が入力となる第１ナンド回路、（１１）はダイオー
ド（１２）、コンデンサ（１３）及び抵抗り１４）から
成り、入力端子（１）に入力されるデジタル信号を整流
及び平滑する整流平滑回路、（１５）は該整流平滑回路
（１１）の出力及び前記第１ナンド回路（１０）の出力
が入力となる第２ナンド回路、（１６）はコレクタがデ
モシュレータ（２）のＰＬＬ回路（３）の起動時に使用
する基準クロックを発生する為の水晶振動子（１７）の
一端に接続され、ベースがベース抵抗（１８）を介して
前記第２ナンド回路（１５〉の出力端に接続されている
エミッタ接地型のトランジスタである。

ところで、デモシュレータ（２）は、例えば第２図図示
の如く構成されている０位相差検出回路（２０）は、入
力端子（１）に入力されるデジタル信号とクロック選択
回路（２１）により選択されたクロックとの位相差を検
出し、その位相差に応じた位相差出力を発生する。そし
て、前記クロック選択回路（２１〉からは、水晶発振器
（２２）から発生される基準クロック、あるいは前記位
相差検出回路（２０）の位相差出力に応じて発振周波数
が制御される制御発振器〈２３）から発生されるクロッ
クが選択的に出力される。その為、前記位相差検出回路
（２０）からは、入力端子（１）に入力されるデジタル
信号と水晶発振器り２２〉からの基準クロックとの位相
差に応じた位相差出力、あるいは前記デジタル信号と制
御発振器（２３）からのクロックとの位相差に応じた位
相差出力が選択的に発生される。

ところで、ロック検出回路（２４）は、位相差検出回路
（２０）により入力端子（１〉に入力されるデジタル信
号と制御発振器（２３）からのクロックとの位相差出力
がなくなったことを検出して前記位相差検出回路（２０
）、クロック選択回路（２１〉及び前記制御発振器（２
３）から成るＰＬＬ回路（３）の動作がロックしたこと
を検出する。前記ロック検出回路（２４）により前記Ｐ
ＬＬ回路（３）の動作のロックが検出きれていないとき
、前記クロック選択回路〈２１）により前記位相差検出
回路（２０）には、水晶発振器〈２２）からの基準クロ
ックと制御発振器（２３）からのクロックとが交互に供
給される。ここで、前記位相差検出回路（２０）に前記
水晶発振器（２２）からの基準クロックが供給されると
、該位相差検出回路（２０）は入力端子（１）に入力さ
れるデジタル信号と前記基準クロックとの位相差に応じ
た位相差出力を発生するので、制御発振器（２３）は前
記デジタル信号と前記基準クロックとの位相差に応じた
発振周波数で発振動作する。その為、前記制御発振器（
２３）の発振周波数は、前記デジタル信号のサンプリン
グ周波数に近づけられ、該デジタル信号と前記制御発振
器〈２３）から発生されるクロックとにより前記位相差
検出回路（２０）が動作する範囲内になる。

そして、前記位相差検出回路（２０）には、前記制御発
振器（２３）から発生されるクロックも供給されるので
、該制御発振器（２３）からは、やがて、入力端子（１
）に入力されるデジタル信号に同期したクロックが発生
される様になる。その為、前記位相差検出回路（２０〉
からの位相差出力がなくなり、その位相差出力がなくな
ったことがロック検出回路（２４）により検出される。

前記ロック検出回路（２４〉により前記位相差検出回路
（２０）の位相差出力がなくなったことが検出されると
、該ロック検出回路（２４）はその旨を示すロック検出
信号を発生し、そのロック検出信号によりクロック選択
回路（２１）は制御発振器〈２３）から発生されるクロ
ックを選択する状態に固定される。その為、ＰＬＬ回路
（３）の動作は、入力端子（１）に入力されるデジタル
信号に応じてロックし、前記制御発振器（２３）からは
前記デジタル信号に同期したクロックが発生され続ける
。そして、前記制御発振器（２３〉から発生されるクロ
ックは、復調回路（２５）に入力されたデジタル信号を
復調するのに用いられるが、前記クロックは前記デジタ
ル信号に同期しているので、入力端子＜１）に入力され
るデジタル信号は、前記復調回路（２５〉により確実に
復調されて出力端子（１９）から出力される。

尚、第２図において、第１図に示されている部分は、第
１図と同一の図番を付している。

次に第１図の回路の動作を説明する。

入力端子（１）にデジタル信号が入力されると、そのデ
ジタル信号はデモシュレータ（２）により復調されるが
、第２図において説明した如く、その復調を行う際に前
記デモシュレータ（２）に設けられているＰＬＬ回路（
３〉により前記デジタル信号に同期したクロックが再生
される。そして、前記ＰＬＬ回路（３）の動作がロック
している状態において、ロック検出端子（４）からはロ
ック検出信号が発生され、該ロック検出端子（４）はｒ
　Ｈ、レベルから「Ｌ、レベルとなる。ここで、第３図
（イ〉に入力端子（１）に入力されるデジタル信号を示
すと、前記ロック検出端子（４）は、第３図（ロ）に示
す如く、前記入力端子（１）にデジタル信号が入力され
た時刻ｔ、よりわずかな時間が経過した時刻ｔｌにｒＬ
、レベルになる。

前記ロック検出端子（４）が「Ｌ」レベルになると、イ
ンバータ（５）からは「Ｈ」レベルの出力が発生される
ので、ワンショットマルチ（６）のＱ出力は安定状態時
のｒ　Ｈ、レベルから非安定状態時の「Ｌ」レベルにな
る。ここで、前記ワンショットマルチ（６）の非安定状
態は、時定数回路＜７）により設定された所定時間Ｔの
間、継続されるので、前記ワンショットマルチ（６）の
回出力は第３図（ハ）に示す如くなる。

前記ワンショットマルチ（６）のＱ出力は、第１ナンド
回路〈１０）に入力される。一方、前記第１ナンド回路
（１０）にはインバータ（５）からの出力が入力される
。その為、前記第１ナンド回路（１０）は、第３図（ニ
）に示す如く出力を発生する。

ところで、入力端子（１）に入力されたデジタル信号は
、デモシュレータク２）に供給される他に、整流平滑回
路（１１）に供給きれる。ここで、前記入力端子（１）
に入力されるデジタル信号は、バイフエーズマータ方式
で変調されており、平均デユーティ５０％のパルス列で
あるので、前記デジタル信号が前記整流平滑回路（１１
）により整流平滑されると、該整流平滑回路（１１）か
らは、第３図（ネ）に示す如く入力端子（１）にデジタ
ル信号が入力されている間、適当な直流電圧が得られる
。その為、前記整流平滑回路（１１）により得られる直
流電圧及び第１ナンド回路（１０〉からの出力が入力と
なる第２ナンド回路（１５）からは、第３図（へ）に示
す如き出力が発生される。したがって、トランジスタ（
１６）は、入力端子（１）にデジタル信号が入力される
まで、及びワンショットマルチ（６）が非安定状態から
安定状態に復帰した以降の間、オン状態にある。ここで
、ＰＬＬ回路（３）の起動時における基準クロックを発
生する水晶発振器（２２）　（第２図に示す）は、水晶
振動子（１７）が接続される一端Ａが接地されると、発
振動作が停止される様に成されている。その為、前記水
晶発振器（２２）は前記トランジスタ（１６）がオンす
ると、発振動作が停止される。したがって、前記水晶発
振器（２２）は、第３図（ト）に示す如く、入力端子（
１〉にデジタル信号が入力され始めた時刻ｔ、に発振動
作を開始し、ロック検出端子（４）がｒ　Ｌ　、レベル
になってからワンショットマルチ（６）の非安定状態が
継続される所定時間経過した後の時刻ｔ、に発振動作を
停止する。

ところで、ロック検出端子（４）が「ＬＪレベルになり
、ＰＬＬ回路〈３）の動作がロックしたとみなされる時
刻ｔ４からワンショットマルチ（６）により所定時間Ｔ
の間、水晶発振器（２２）の発振動作を継続しているの
は、前記ロック検出端子（４）がｒ　Ｌ　、レベルにな
った直後の前記ＰＬＬ回路（３）のロック動作が不安定
な状態のときに前記水晶発振器（２２）の発振動作を停
止させない為である。その為、前記水晶発振器＜２２）
は、入力端子（１）にデジタル信号が入力きれてから前
記ＰＬＬ回路（３）の動作がロックしてそのロック状態
が安定するまで発振動作が行われる。

したがって、水晶発振器（２２）は、ＰＬＬ回路（３）
の起動時の該水晶発振器（２２）からの基準クロックが
必要なときに発振動作が行われ、入力端子（１）にデジ
タル信号が入力されていないとき、及び前記ＰＬＬ回路
（３）の動作がロックしているときに発振動作が停止さ
れる。

（ト）発明の効果 以上述べた如く、本発明に依れば、クロック再生用ＰＬ
Ｌ回路に基準クロックが不要なときの前記ＰＬＬ回路の
動作がロックしているときに前記基準クロックを発生す
る発振回路の発振動作を停止しているので、入力された
デジタル信号が復調回路により復調されている該復調回
路の定常状態において、前記基準クロックによる不要輻
射を防止することが出来る。

また、本発明に依れば、デジタル信号が入力されていな
いときに、基準クロックを発振する発振動作を停止１．
ているので、デジタル信号対応型のオーディオ機器にお
いて、再生するオーディオ情報をデジタル信号でなく、
アナログ信号により入力する状態にしたとき、前記基準
クロックによる悪影響を防止することが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第・
１図におけるデモシュレータの内部回路の一例を示すブ
ロック図、第３図は第１図の説明に供する波形図である
。 主な図番の説明 （１）・・・入力端子、　（２）・・・デモシュレータ
、（３）・・・ＰＬＬ回路、　（４）・・・ロック検出
端子、（６）・・・ワンショットマルチバイブレータ、
（１０）（１５）・・・ナンド回路、　（１１）・・・
整流平滑回路、　（１６）・・・トランジスタ、　（２
２）・・・水晶発振器、　（２４）・・・ロック検出回
路。 第１図

Claims (2)

【特許請求の範囲】
1. （１）デジタル信号が入力される入力端子と、該入力端
   子に入力されるデジタル信号の復調を行う為のクロック
   を再生するクロック再生用のＰＬＬ回路と、発振動作が
   停止可能に構成されているとともに、前記ＰＬＬ回路の
   起動時における基準クロックを発生する発振回路と、前
   記ＰＬＬ回路の動作がロックしたことを検出するロック
   検出回路と、該ロック検出回路の検出出力に応じて前記
   発振回路の発振動作を停止させる為の停止信号を発生す
   る停止信号発生回路とから成り、前記ＰＬＬ回路の動作
   のロックに応じて前記発振回路の発振動作を停止する様
   にしたことを特徴とするクロック再生用ＰＬＬ回路の基
   準クロック制御装置。
2. （２）デジタル信号が入力される入力端子と、該入力端
   子に入力されるデジタル信号の復調を行う為のクロック
   を再生するクロック再生用のＰＬＬ回路と、発振動作が
   停止可能に構成されているとともに、前記ＰＬＬ回路の
   起動時における基準クロックを発生する発振回路と、前
   記入力端子にデジタル信号が入力されていることを検出
   する入力検出回路と、該入力検出回路からの検出出力に
   応じて前記発振回路の発振動作を停止させる為の停止信
   号を発生する停止信号発生回路とから成り、前記入力端
   子にデジタル信号が入力されていないときに前記発振回
   路の発振動作を停止する様にしたことを特徴とするクロ
   ック再生用ＰＬＬ回路の基準クロック制御装置。