JPH0480568B2 - - Google Patents
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- Publication number
- JPH0480568B2 JPH0480568B2 JP22497683A JP22497683A JPH0480568B2 JP H0480568 B2 JPH0480568 B2 JP H0480568B2 JP 22497683 A JP22497683 A JP 22497683A JP 22497683 A JP22497683 A JP 22497683A JP H0480568 B2 JPH0480568 B2 JP H0480568B2
- Authority
- JP
- Japan
- Prior art keywords
- controlled oscillator
- output
- pll circuit
- circuit
- voltage controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 16
- 238000001514 detection method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Superheterodyne Receivers (AREA)
Description
【発明の詳細な説明】
技術分野
本発明はチユーナに関し、特にPLL（フエイズ
ロツクドループ）回路を用いた周波数シンセサイ
ザチユーナに関するものである。
ロツクドループ）回路を用いた周波数シンセサイ
ザチユーナに関するものである。
背景技術
従来この種の装置として第１図に示すものがあ
る。図において、RF（高周波）受信信号はRFア
ンプ１を介してミキサ２へに入力されVCOba（電
圧制御型発振器）３の発振出力と混合される。ミ
キサ２によつてIF（中間周波）信号に変換された
出力はIFアンプ４を介して検波器５へ入力され
る。この検波出力はMPX（マルチプレツクス）復
調器６によつて復調されて左右ステレオ信号とな
る。
る。図において、RF（高周波）受信信号はRFア
ンプ１を介してミキサ２へに入力されVCOba（電
圧制御型発振器）３の発振出力と混合される。ミ
キサ２によつてIF（中間周波）信号に変換された
出力はIFアンプ４を介して検波器５へ入力され
る。この検波出力はMPX（マルチプレツクス）復
調器６によつて復調されて左右ステレオ信号とな
る。
局部発振器としてのVCO３の出力はまた、プ
リスケーラ７を介してプログラマブルデイバイダ
８へ供給されてコントローラ９からの制御信号に
応じた分周比で分周される。この分周出力は位相
比較器１０において基準信号発生器１１からの基
準信号と位相比較され、この比較出力がLPF（ロ
ーパスフイルタ）１２を介してVCO３の制御信
号となつている。このVCO３と、プリスケーラ
７と、デイバイダ８と、位相比較器１０と、
LPF１２とによつてPLL回路が構成されてPLL
周波数シンセサイザチユーナとなる。
リスケーラ７を介してプログラマブルデイバイダ
８へ供給されてコントローラ９からの制御信号に
応じた分周比で分周される。この分周出力は位相
比較器１０において基準信号発生器１１からの基
準信号と位相比較され、この比較出力がLPF（ロ
ーパスフイルタ）１２を介してVCO３の制御信
号となつている。このVCO３と、プリスケーラ
７と、デイバイダ８と、位相比較器１０と、
LPF１２とによつてPLL回路が構成されてPLL
周波数シンセサイザチユーナとなる。
かかる構成において、VCO３の制御電圧には
一般にノイズが含まれているから、検波出力にも
このノイズが現れてしまう。このノイズはたとえ
ば、PLL回路のループフイルタ１２では除去し
えない基準周波数の信号成分や、回路配線による
電源リツプルの飛込みあるいはシンセサイザの制
御系が発生するノイズ等である。このノイズを取
り除くためには、ループフイルタ１２の時定数を
大きくすることが考えられるが、PLL回路の動
作自体が不安定となつてしまうのでこの時定数を
大きくすることはできないのである。
一般にノイズが含まれているから、検波出力にも
このノイズが現れてしまう。このノイズはたとえ
ば、PLL回路のループフイルタ１２では除去し
えない基準周波数の信号成分や、回路配線による
電源リツプルの飛込みあるいはシンセサイザの制
御系が発生するノイズ等である。このノイズを取
り除くためには、ループフイルタ１２の時定数を
大きくすることが考えられるが、PLL回路の動
作自体が不安定となつてしまうのでこの時定数を
大きくすることはできないのである。
発明の開示
本発明の目的はPLL回路の安定性を損うこと
なくノイズ特性を良好とした周波数シンセサイザ
チユーナを提供することである。
なくノイズ特性を良好とした周波数シンセサイザ
チユーナを提供することである。
本発明の他の目的はノイズ特性のみならず歪み
率やFM受信機特有のスレツシユホールドの改善
を可能とした周波数シンセサイザチユーナを提供
することである。
率やFM受信機特有のスレツシユホールドの改善
を可能とした周波数シンセサイザチユーナを提供
することである。
本発明のチユーナは、PLL回路を用いた周波
数シンセサイザチユーナであつて、PLL回路内
の電圧制御型発振器以外の別の電圧制御型発振器
と、PLL回路内のループフイルタの出力を入力
とするノイズ除去用フイルタとを有し、このノイ
ズ除去用フイルタの出力を当該別の電圧制御型発
振器の制御電圧とすると共にこの別の電圧制御型
発振器の発振出力を局部発振信号としたことを特
徴とする。
数シンセサイザチユーナであつて、PLL回路内
の電圧制御型発振器以外の別の電圧制御型発振器
と、PLL回路内のループフイルタの出力を入力
とするノイズ除去用フイルタとを有し、このノイ
ズ除去用フイルタの出力を当該別の電圧制御型発
振器の制御電圧とすると共にこの別の電圧制御型
発振器の発振出力を局部発振信号としたことを特
徴とする。
本発明の他のチユーナは、PLL回路内の電圧
制御型発振器以外の別の電圧制御型発振器と、
PLL回路内のループフイルタの出力を入力とす
るノイズ除去用フイルタと、検波出力に応じた帰
還信号を発生する手段と、前記ノイズ除去用フイ
ルタの出力と記帰還信号とを重畳して当該別の電
圧制御型発振器の制御電圧とすると共にこの別の
電圧制御型発振器の発振信号を局部発振信号とし
たことを特徴とする。
制御型発振器以外の別の電圧制御型発振器と、
PLL回路内のループフイルタの出力を入力とす
るノイズ除去用フイルタと、検波出力に応じた帰
還信号を発生する手段と、前記ノイズ除去用フイ
ルタの出力と記帰還信号とを重畳して当該別の電
圧制御型発振器の制御電圧とすると共にこの別の
電圧制御型発振器の発振信号を局部発振信号とし
たことを特徴とする。
実施例
以下に、本発明を図面を用いて説明する。
第２図は本発明の実施例のブロツク図であり、
第１図と同等部分は同一符号により示している。
PLL回路のVCO３とは別にVCO１３を設け、こ
のVCOO１３の制御電圧を、PLL回路のループ
フイルタ１２の出力をノイズ除去要フイルタであ
るLPF１４を介した信号としたものである。そ
して、このVCO１３の発振信号をミキサ２へ入
力して局部発振信号としている。
第１図と同等部分は同一符号により示している。
PLL回路のVCO３とは別にVCO１３を設け、こ
のVCOO１３の制御電圧を、PLL回路のループ
フイルタ１２の出力をノイズ除去要フイルタであ
るLPF１４を介した信号としたものである。そ
して、このVCO１３の発振信号をミキサ２へ入
力して局部発振信号としている。
ここで、VCO３と１３との回路構成を同一と
すれば同一の制御電圧に対する発振周波数は共に
同一となる。PLLループに含まれるVCO３は
PLL回路の作用によつて正確に基準信号にロツ
クしたものとなる。このとき、このVCO３の出
力は局部発振信号に使用されてはいないので、ル
ープフイルタ１２の時定数はPLLループとして
の最適値に設定することができる。この場合、ル
ープフイルタ１２の出力には上述した如くノイズ
が含まれているから、ノイズ除去用のLPF１４
によつてこのノイズを除去して完全な制御電圧と
してVCO１３へ供給し得ることになる。この時
このフイルタ１４はPLL回路のループ外にある
からこのフイルタの時定数はノイズを除去するの
に最適な値としうる。よつて、制御電圧からはノ
イズが除去され、結果として検波出力にはノイズ
は生じない。
すれば同一の制御電圧に対する発振周波数は共に
同一となる。PLLループに含まれるVCO３は
PLL回路の作用によつて正確に基準信号にロツ
クしたものとなる。このとき、このVCO３の出
力は局部発振信号に使用されてはいないので、ル
ープフイルタ１２の時定数はPLLループとして
の最適値に設定することができる。この場合、ル
ープフイルタ１２の出力には上述した如くノイズ
が含まれているから、ノイズ除去用のLPF１４
によつてこのノイズを除去して完全な制御電圧と
してVCO１３へ供給し得ることになる。この時
このフイルタ１４はPLL回路のループ外にある
からこのフイルタの時定数はノイズを除去するの
に最適な値としうる。よつて、制御電圧からはノ
イズが除去され、結果として検波出力にはノイズ
は生じない。
第３図は第２図のVCO３と１３との具体例の
回路図であり、VTが制御電圧である。しかしな
がら、この回路例に限定されることはないことは
明白である。
回路図であり、VTが制御電圧である。しかしな
がら、この回路例に限定されることはないことは
明白である。
第４図は本発明の他の例のブロツク図であり、
第２図と同等部分は同一符号により示す。本例で
は、検波出力を帰還回路１５へ入力して帰還信号
を得、この信号をVCO１３の制御電圧に加算器
１６によつて重畳するようにしたものである。他
の構成は第２図の例と同一である。
第２図と同等部分は同一符号により示す。本例で
は、検波出力を帰還回路１５へ入力して帰還信号
を得、この信号をVCO１３の制御電圧に加算器
１６によつて重畳するようにしたものである。他
の構成は第２図の例と同一である。
この場合、帰還回路１５を直流帰還とすれば、
これはいわゆるAFC（自動周波数制御）動作とな
つて、２つの局部発振器３と１３との特性がずれ
ていても、自動的に補正されることになる。また
交流帰還とすれば、FM帰還動作となつて歪の改
善やFMノイズのスレツシユホールドの改善が可
能となる。
これはいわゆるAFC（自動周波数制御）動作とな
つて、２つの局部発振器３と１３との特性がずれ
ていても、自動的に補正されることになる。また
交流帰還とすれば、FM帰還動作となつて歪の改
善やFMノイズのスレツシユホールドの改善が可
能となる。
効 果
叙上の如く、本発明によれば、PLL回路のル
ープ外に別にVCOを設けてこのVCOの出力を局
発信号としているので、PLL回路のループ時定
数を最適に設定することが可能でありかつ局発用
のVCOの制御電圧のノイズ除去も完全となる。
よつて、Ｓ／Ｎの良いチユーナとなると共にFM
検波出力から局発VCOへ負帰還をなせば、歪特
性やスレツシユホールドの改善が図れて高性能の
チユーナとなる。
ープ外に別にVCOを設けてこのVCOの出力を局
発信号としているので、PLL回路のループ時定
数を最適に設定することが可能でありかつ局発用
のVCOの制御電圧のノイズ除去も完全となる。
よつて、Ｓ／Ｎの良いチユーナとなると共にFM
検波出力から局発VCOへ負帰還をなせば、歪特
性やスレツシユホールドの改善が図れて高性能の
チユーナとなる。
第１図は従来のチユーナのブロツク図、第２図
は本発明の実施例のブロツク図、第３図は第２図
のVCOの具体例の回路図、第４図は本発明の他
の例を示すブロツク図である。 主要部分の符号の説明、２……ミキサ、３，１
３……VCO、１２……LPF、１４……ノイズ除
去要フイルタ、１５……帰還回路、１６……加算
器。
は本発明の実施例のブロツク図、第３図は第２図
のVCOの具体例の回路図、第４図は本発明の他
の例を示すブロツク図である。 主要部分の符号の説明、２……ミキサ、３，１
３……VCO、１２……LPF、１４……ノイズ除
去要フイルタ、１５……帰還回路、１６……加算
器。
Claims (1)
- 【特許請求の範囲】 １ PLL（フエイズロツクドループ）回路を用い
た周波数シンセサイザチユーナであつて、前記
PLL回路内の電圧制御型発振器以外の別の電圧
制御型発振器と、前記PLL回路内のループフイ
ルタの出力を入力とするノイズ除去用フイルタと
を有し、このノイズ除去用フイルタの出力を前記
別の電圧制御型発振器の制御電圧とすると共に前
記別の電圧制御型発振器の発振出力を局部発振信
号としたことを特徴とするチユーナ。 ２ PLL回路を用いた周波数シンセサイザチユ
ーナであつて、前記PLL回路内の電圧制御型発
振器以外の別の電圧制御型発振器と、前記PLL
回路内のループフイルタの出力を入力とするノイ
ズ除去用フイルタと、検波出力に応じた帰還信号
を発生する手段と、前記ノイズ除去用フイルタの
出力と前記帰還信号とを重畳して前記別の電圧制
御型発振器の制御電圧とすると共に前記別の電圧
制御型発振器の発振信号を局部発振信号としたこ
とを特徴とするチユーナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22497683A JPS60116233A (ja) | 1983-11-28 | 1983-11-28 | 周波数シンセサイザチュ−ナ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22497683A JPS60116233A (ja) | 1983-11-28 | 1983-11-28 | 周波数シンセサイザチュ−ナ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60116233A JPS60116233A (ja) | 1985-06-22 |
| JPH0480568B2 true JPH0480568B2 (ja) | 1992-12-18 |
Family
ID=16822149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22497683A Granted JPS60116233A (ja) | 1983-11-28 | 1983-11-28 | 周波数シンセサイザチュ−ナ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116233A (ja) |
-
1983
- 1983-11-28 JP JP22497683A patent/JPS60116233A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60116233A (ja) | 1985-06-22 |
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