JPH04115363U - デジタルインタフエ−ス装置 - Google Patents

Abstract

(57)【要約】 【目的】 デジタルオ−ディオ信号が入力されていない
時には、ＰＬＬ回路内の電圧制御発振器ＶＣＯの発振を
停止して、不要輻射の発生を防止すること。 【構成】 バイフェ−ズマ−ク変調された入力デジタル
オ−ディオ信号の有無に基づいて積分回路２を充放電
し、積分出力が設定値以上かをコンパレ−タ３により監
視して、設定値以下の時は、デジタルオ−ディオ信号が
入力されていないものとみなし、ＰＬＬ回路４内の電圧
制御発振器ＶＣＯの発振を停止する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はデジタルインタフェ−ス装置に係り、特にデジタルオ−ディオ信号の 入力の有無に基づいて、ＰＬＬ回路内の電圧制御発振器の発振をコントロ−ルす るデジタルインタフェ−ス装置に関する。

【０００２】

【従来の技術】

デジタルインタフェ−ス装置は、バイフェ−ズマ−ク変調されたデジタルオ− ディオ信号に含まれるクロックをＰＬＬ回路により再生し、該クロックに同期し てデジタルオ−ディオ信号を読み取り、読み取ったデータを処理可能なデータ形 式に復調すものである。

【０００３】 図２に従来のデジタルインタフェ−ス装置の全体構成を示す。バイフェ−ズマ −ク変調されたデジタルオ−ディオ信号に含まれるクロックＣＬをＰＬＬ回路１ ３により再生し、バイフェ−ズ復調器１５により該クロックに同期してデジタル オ−ディオ信号を読み取り、読み取ったデジタルオ−ディオ信号を処理可能なデ ータ形式に復調し、復調されたオ−ディオ信号をデジタルフィルタ−又はＤＡコ ンバータに出力する。 尚、１１はアンプＡＭＰ、１４はタイミングジェネレ−タであり再生クロック に基づいて各種タイミング信号を発生するものである。

【０００４】 ＰＬＬ回路１３は図３に示すように、デジタルオ−ディオ信号に含まれるクロ ックと再生クロック信号ＣＬＳとの位相差に応じた電圧信号を発生する位相比較 器ＰＤＣと、位相比較器の出力を増幅するアンプＡＭＰと、アンプの出力電圧値 に比例した周波数の信号を発生する電圧制御発振器ＶＣＯと、電圧制御発振器か ら出力される信号を１／Ｎに分周して再生クロック信号ＣＬＳを発生する分周回 路ＤＶＣで構成されている。

【０００５】

【考案が解決しようとする課題】

かかる従来のデジタルインタフェ−ス装置では、デジタルオ−ディオ信号が入 力されていない時にも、ＰＬＬ回路内の電圧制御発振器ＶＣＯは発振しており（ フリ−ラン状態になっている）、このため不要輻射が出力されて他のオ−ディオ 機器に悪影響を与えてしまう問題点があった。 以上から、本考案の目的はデジタルオ−ディオ信号が入力されない時には、Ｐ ＬＬ回路内の電圧制御発振器ＶＣＯの発振を停止して、不要幅射の発生を防止で きるデジタルインタフェ−ス装置を提供することである。

【０００６】

【課題を解決するための手段】

上記課題は本考案において、バイフェ−ズマ−ク変調されたデジタル信号に含 まれるクロックを再生する電圧制御発振器内蔵のＰＬＬ回路と、入力されたデジ タル信号を読み取って処理可能なデータ形式に復調するバイフェ−ズ復調器と、 デジタル信号の有無により充放電される積分回路と、積分出力が設定値以上かど うかによりデジタルオ−ディオ信号の入力を監視し、デジタルオ−ディオ信号が 入力されていない時にはＰＬＬ回路内の電圧制御発振器ＶＣＯの発振を停止する コンパレ−タにより達成される。

【０００７】

【作用】

本考案によれば、バイフェ−ズマ−ク変調されたデジタルオ−ディオ信号の有 無に基づいて積分回路を充放電し、積分出力が設定値以上かをコンパレ−タによ り監視して、設定値以上の時には、デジタルオ−ディオ信号が入力されているも のとみなし、ＰＬＬ回路によりデジタルオ−ディオ信号に含まれるクロックＣＬ を再生し、該クロックに同期してデジタルオ−ディオ信号を読み取って処理可能 なデータ形式に復調する。しかし、設定値以下の時には、デジタルオ−ディオ信 号が入力されていないものとみなし、ＰＬＬ回路内の電圧制御発振器ＶＣＯの発 振をコンパレ−タにより停止する。 以上より、デジタルオ−ディオ信号が入力されない時には、ＰＬＬ回路内の電 圧制御発振器ＶＣＯが発振を停止して、不要輻射の発生がなくなる。

【０００８】

【実施例】

図１は、本考案の一実施例に係るデジタルインタフェ−ス装置の構成を示すブ ロック図である。

【０００９】 １はアンプＡＭＰ、２はデジタルオ−ディオ信号の有無により充放電される積 分回路、３は積分回路２の積分出力Vintが設定値Vs以上かどうかに基づいて、換 言すれば、デジタルオ−ディオ信号の入力の有無に基づいて、ＰＬＬ回路内の電 圧制御発振器ＶＣＯの発振をコントロ−ルするコンパレ−タ、４はバイフェ−ズ マ−ク変調されたデジタルオ−ディオ信号に含まれるクロックを再生する電圧制 御発振器内蔵のＰＬＬ回路、５はＰＬＬ回路４により再生されたクロックに基づ いて各種タイミング信号を発生するタイミングジェネレ−タ、６は再生クロック に同期してデジタルオ−ディオ信号を読み取って処理可能なデータ形式に復調す るバイフェ−ズ復調器である。

【００１０】 積分回路２は、コンデンサＣ₁，Ｃ₂とダイオ−ドＤと抵抗Ｒにより構成され ており、デジタルオ−ディオ信号が入力されている時には、積分出力Vintは設定 値Vs以上になり、デジタルオ−ディオ信号が入力されていない時には設定値Vs以 下になる。 さて、デジタルオ−ディオ信号が入力され、積分出力がVint≧Vsとなればコン パレ−タ３はＶＣＯ駆動信号SiをＰＬＬ回路４に入力する。ＰＬＬ回路４内の電 圧制御発振器はＶＣＯ駆動信号Siにより発振を開始し、ＰＬＬ回路４はクロック ＣＬを再生して出力する。

【００１１】 すなわち、ＰＬＬ回路４は、バイフェ−ズマ−ク変調されたデジタルオ−ディ オ信号より周波数１２８・ｆｓ（ｆｓはサンプリング周波数）のクロックＣＬを 再生し、タイミングジェネレ−タ５を介してバイフェ−ズ復調器６に入力する。 そして、バイフェ-ズ復調器６は、該クロックＣＬに同期してバイフェ−ズマ −ク変調されたデジタルオ−ディオ信号を読み取り処理可能なデータ形式に復調 し、復調されたオ−ディオ信号をデジタルフィルタ−又はＤＡコンバ−タに出力 する。

【００１２】 一方、デジタルオ−ディオ信号が入力されない時には、積分回路２のコンデン サＣ₂の充電電圧は抵抗Ｒを介して放電され、積分出力Vintは設定値Vs以下とな る。このため、コンパレ−タ３はＶＣＯ駆動信号Siを発生せず、ＰＬＬ回路４内 の電圧制御発振器ＶＣＯは発振を停止し、不要輻射の発生がなくなる。

【００１３】 尚、本考案の実施例ではデジタルオ−ディオ信号を用いて説明したが、デジタ ルオ−ディオ信号以外にもデジタルオ−ディオインタフェ−ス・フォ−マットの 信号（例えば、ＣＤ−ＲＯＭデータなど）であれば適用可能である。

【００１４】

【考案の効果】

本考案によれば、バイフェ−ズマ−ク変調されたデジタルオ−ディオ信号に含 まれるクロックを再生する電圧制御発振器内蔵のＰＬＬ回路と、入力されたデジ タルオ−ディオ信号を読み取って処理可能なデータ形式に復調するバイフェ−ズ 復調器と、デジタルオ−ディオ信号の有無により充放電される積分回路と、積分 出力が設定値以上かどうかによりデジタルオ−ディオ信号の入力を監視し、ＰＬ Ｌ回路内の電圧制御発振器の発振を停止するように構成したから、デジタルオ− ディオ信号の有無により積分回路の積分出力が設定値以下の時には、積分回路に よりデジタルオ−ディオ信号は放電され、コンパレ−タはＶＣＯ駆動信号を発生 せず、ＰＬＬ回路内の電圧制御発振器ＶＣＯの発振を停止することができ、タイ ミングジェネレ−タの出力が停止して不要輻射が出なくなる。

【図面の簡単な説明】

【図１】本考案に係るデジタルインタフェ−ス装置のブ
ロック図である。

【図２】従来のデジタルインタフェ−ス装置のブロック
図である。

【図３】従来のＰＬＬ回路のブロック図である。

【符号の説明】

２ 積分回路 ３ コンパレ−タ ４ ＰＬＬ回路 ６ バイフェ−ズ復調回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 バイフェ−ズマ−ク変調されたデジタル
   信号に含まれるクロックを再生し、該クロックに同期し
   てデジタル信号を読み取って処理可能なデータ形式に復
   調するデジタルインタフェ−ス装置において、バイフェ
   −ズマ−ク変調されたデジタル信号に含まれるクロック
   を再生する電圧制御発振器内蔵のＰＬＬ回路と、入力さ
   れたデジタル信号を読み取って処理可能なデータ形式に
   復調するバイフェ−ズ復調器と、デジタル信号の有無に
   より充放電される積分回路と、積分出力が設定値以上か
   どうかによりデジタル信号の入力を監視し、デジタル信
   号が入力されていない時はＰＬＬ回路内の電圧制御発振
   器の発振を停止するコンパレ−タを、有することを特徴
   とするデジタルインタフェ−ス装置。