JPH03104272A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03104272A JPH03104272A JP1242783A JP24278389A JPH03104272A JP H03104272 A JPH03104272 A JP H03104272A JP 1242783 A JP1242783 A JP 1242783A JP 24278389 A JP24278389 A JP 24278389A JP H03104272 A JPH03104272 A JP H03104272A
- Authority
- JP
- Japan
- Prior art keywords
- word
- bit line
- word line
- memory cells
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
大容量化に適する半導体記憶装置に関し、メモリセルを
微小化してもそれに応じてワード線間隔を小にする必要
がなく、従ってワードドライバを充分収容できるように
することを目的とし、多数のワード線とビット線対と、
これらの各交点に配設されるメモリセルとする半導体記
憶装置において、隣接する２つのビット線対を一部オー
バラップさせ、各メモリセルを交互にワード線の−側と
他側に配置して、各ワード線間にはぐ２メモリセルが置
かれるように構或する。
微小化してもそれに応じてワード線間隔を小にする必要
がなく、従ってワードドライバを充分収容できるように
することを目的とし、多数のワード線とビット線対と、
これらの各交点に配設されるメモリセルとする半導体記
憶装置において、隣接する２つのビット線対を一部オー
バラップさせ、各メモリセルを交互にワード線の−側と
他側に配置して、各ワード線間にはぐ２メモリセルが置
かれるように構或する。
本発明は、大容量化に適する半導体記憶装置に関する。
近年の半導体記憶装置には高集積化と高速化の両立が要
求されている。そのためには素子の微細化による高集積
化と共に、配線方法によってその高集積化と高速化を達
威させる必要がある。
求されている。そのためには素子の微細化による高集積
化と共に、配線方法によってその高集積化と高速化を達
威させる必要がある。
従来の半導体記憶装置では多数のワード線とビット線が
行．列方向に延びて格子状をなし、１ワード線の選択で
ｌ行分のメモリセル群が各々のピント線に接続される。
行．列方向に延びて格子状をなし、１ワード線の選択で
ｌ行分のメモリセル群が各々のピント線に接続される。
第３図はスタティックＲＡＭの一部を示し、ＷＬｔ−＋
，ＷＬｉ， ＷＬｉ．１はｉ−１番目，ｉ番目，ｉ＋１
番目のワード線、ＢＬ五 と百ｔ▲＋ Ｂ Ｌ ｉ−
＊とＢＬ＝−＊はｉ番目，ｉ＋１番目のビット線対、Ｍ
Ｃ＋．！はｉ番目のワード線ＷＬ．とｉ番目のビント線
対ＢＬｉ，ＢＬｉの交点に配設されるメモリセル、Ｍｃ
ｉ．，，，はｉ＋１番目のワード線ＷＬｉ．Ｉ とｉ番
目のビット線対ＢＬ＋．ＢＬｔとの交点に配設されるメ
モリセルである。他もこれに準ずる。スタティックＲＡ
Ｍのメモリセルは同図（ｂ）に示すようにトランジスタ
Ｑ．．Ｑ．と負荷Ｒ＋，Ｒｚで構戒するフリップフロッ
プと、その人／出力端をビット線へ接続するトランスフ
ァゲートを構戒するトランジスタＱ．．Ｑ．からなる。
，ＷＬｉ， ＷＬｉ．１はｉ−１番目，ｉ番目，ｉ＋１
番目のワード線、ＢＬ五 と百ｔ▲＋ Ｂ Ｌ ｉ−
＊とＢＬ＝−＊はｉ番目，ｉ＋１番目のビット線対、Ｍ
Ｃ＋．！はｉ番目のワード線ＷＬ．とｉ番目のビント線
対ＢＬｉ，ＢＬｉの交点に配設されるメモリセル、Ｍｃ
ｉ．，，，はｉ＋１番目のワード線ＷＬｉ．Ｉ とｉ番
目のビット線対ＢＬ＋．ＢＬｔとの交点に配設されるメ
モリセルである。他もこれに準ずる。スタティックＲＡ
Ｍのメモリセルは同図（ｂ）に示すようにトランジスタ
Ｑ．．Ｑ．と負荷Ｒ＋，Ｒｚで構戒するフリップフロッ
プと、その人／出力端をビット線へ接続するトランスフ
ァゲートを構戒するトランジスタＱ．．Ｑ．からなる。
ワード線囚Ｌ！を選択する（Ｈレベルにする）とトラン
ジスタＱ３，Ｑ４がオンになり、上記人／出力端がビッ
ト線ＢＬ，，百ｔ！に接続されて書込み／読出しが行な
われる。ワード線は選択されるとき、そのワード線上の
全メモリセルのトランスファゲートを開くので、Ｓ亥全
メモリセルが当ｊ亥ビット線対へ接続される。
ジスタＱ３，Ｑ４がオンになり、上記人／出力端がビッ
ト線ＢＬ，，百ｔ！に接続されて書込み／読出しが行な
われる。ワード線は選択されるとき、そのワード線上の
全メモリセルのトランスファゲートを開くので、Ｓ亥全
メモリセルが当ｊ亥ビット線対へ接続される。
ワード線はワードドライバにより駆動され、ワードドラ
イバはワードデコーダにより制御される。
イバはワードデコーダにより制御される。
そして、大容量メモリはメモリセルの微小化により達或
されるが、メモリセルを微小化すればワード線間隔及び
ビット線間隔が小になる。ワードドライバは、ワード線
が持つ抵抗及び寄生容量に打勝ってこれをその端末まで
高速にＨ／Ｌレベルにする必要があり、この点で微小化
に限度があり、高集積化を進めるとワード線間隔内に収
まらなくなる。
されるが、メモリセルを微小化すればワード線間隔及び
ビット線間隔が小になる。ワードドライバは、ワード線
が持つ抵抗及び寄生容量に打勝ってこれをその端末まで
高速にＨ／Ｌレベルにする必要があり、この点で微小化
に限度があり、高集積化を進めるとワード線間隔内に収
まらなくなる。
従来の、■ワード線がセルアレイの１行分のセルを選択
する方式では、ワードドライバのピッチはメモリセルの
大きさに支配され、セルの微細化でピッチが小になると
収容し切れないという問題がある。
する方式では、ワードドライバのピッチはメモリセルの
大きさに支配され、セルの微細化でピッチが小になると
収容し切れないという問題がある。
本発明は、メモリセルを微小化してもそれに応じてワー
ド線間隔を小にする必要がなく、従ってワードドライバ
を充分収容できるようにすることを目的とするものであ
る。
ド線間隔を小にする必要がなく、従ってワードドライバ
を充分収容できるようにすることを目的とするものであ
る。
第１図に示すように本発明ではビット線対を次のビット
線対と一部オーバラップさせる。即ちビット線対ＢＬ．
， 百ｔ８の一方のビット線百Ｌｉは、次のビット線対
Ｂ Ｌ ｉ − ＋ ， Ｂ Ｌ ｉや１の間に入るよ
そにする。そしてワード線上のメモリセルは交互にその
一側、他側にあるようにする。例えばメモリセルＭＣ．
，．はワード線ＷＬ▲の図面で下方にあり、次のメモリ
セルＭＣえ，！１は該ワード線Ｗ Ｌ １の同上方にあ
り、次のメモリセルＭ Ｃ ｉ ＋ ｉ ” Ｚは該ワ
ード線ＷＬ▲の同下方にあり、次のメモリセルＭＣｔ＋
ｔ＊ｓは該ワード線ＷＬ．の同上方にあるようにする。
線対と一部オーバラップさせる。即ちビット線対ＢＬ．
， 百ｔ８の一方のビット線百Ｌｉは、次のビット線対
Ｂ Ｌ ｉ − ＋ ， Ｂ Ｌ ｉや１の間に入るよ
そにする。そしてワード線上のメモリセルは交互にその
一側、他側にあるようにする。例えばメモリセルＭＣ．
，．はワード線ＷＬ▲の図面で下方にあり、次のメモリ
セルＭＣえ，！１は該ワード線Ｗ Ｌ １の同上方にあ
り、次のメモリセルＭ Ｃ ｉ ＋ ｉ ” Ｚは該ワ
ード線ＷＬ▲の同下方にあり、次のメモリセルＭＣｔ＋
ｔ＊ｓは該ワード線ＷＬ．の同上方にあるようにする。
他もこれに準ずる。
また第２図に示すように本発明では隣接する２本のワー
ド線ａ，ｂを１つに纏め、これらをｉ番目のワード線Ｗ
Ｌ４，！，，番目のワード線ＷＬ正，，・・・・・・と
して各々のワードドライバで駆動する。従って１つのワ
ードドライバが２本のワード線を駆動することになる。
ド線ａ，ｂを１つに纏め、これらをｉ番目のワード線Ｗ
Ｌ４，！，，番目のワード線ＷＬ正，，・・・・・・と
して各々のワードドライバで駆動する。従って１つのワ
ードドライバが２本のワード線を駆動することになる。
ビット線対は第１図と同様に一部オーバラフプさせる．
〔作用〕
第１図のように一本のワード線の一側および他側にメモ
リセルを配置すると、ワード線間隔内にほマ２メモリセ
ルが収容されることになり、ワード線間隔を大にする、
ひいてはワードドライバを収容可能にすることができる
。
リセルを配置すると、ワード線間隔内にほマ２メモリセ
ルが収容されることになり、ワード線間隔を大にする、
ひいてはワードドライバを収容可能にすることができる
。
従来の第３図では２メモリセルを１個所でビット線へ接
続するので、ワード線ＷＬ．．と囚Ｌ．の間にはほイ２
メモリセルが置かれるが、ビット線へのコンタクトＣ部
分では即ちビット線ＢＬ，とＢＬｉ。１の間はメモリセ
ルも置かれないことになり、平均すれば各ビット線間に
１メモリセルが置かれることになる。
続するので、ワード線ＷＬ．．と囚Ｌ．の間にはほイ２
メモリセルが置かれるが、ビット線へのコンタクトＣ部
分では即ちビット線ＢＬ，とＢＬｉ。１の間はメモリセ
ルも置かれないことになり、平均すれば各ビット線間に
１メモリセルが置かれることになる。
また第２図では隣接する２本のワード線ａ， ｂを１
ワードドライバが駆動するので、ワードドライバのピッ
チはワード線ピッチの２倍になる。従ってセルを微小化
してもワードドライバの収容スペースを確保できる。ワ
ード線は２本を１本に纏める他、３本，４本・・・・・
・を１本に纏めてもよく、その場合は一層ワードドライ
バの収容スペース確保に余裕ができる。
ワードドライバが駆動するので、ワードドライバのピッ
チはワード線ピッチの２倍になる。従ってセルを微小化
してもワードドライバの収容スペースを確保できる。ワ
ード線は２本を１本に纏める他、３本，４本・・・・・
・を１本に纏めてもよく、その場合は一層ワードドライ
バの収容スペース確保に余裕ができる。
本発明の実施例は第１図および第２図に示す如くである
。第ｌ図でｉ番目のワード線ＷＬ．を選択するとメモリ
セルＭＣえ，えとＩ−ＩＣ．，え。１とＭ Ｃ ＠ １
ｉ ” ＺとＭＣｔ．ｉ＊ｓと・・・・・・が選択さ
れ、読出しならセル記憶データがビット線対ＢＬ．と百
Ｅ１，ＢＬｉ司とＢＬ，ｔやｘ，ＢＬ＝や２とＢＬｉや
２，Ｂ Ｌ ＝−ｓとＢ Ｌ ＝−ｓ ，・・・・・・
に出てくる。これを図示しないコラムゲートで選択し、
センスアンプで増幅して、データパスへ送出する。他の
ワード線ＷＬ，−，，％ＡＪＬ ｉ ＋ １ ＋ ・・
・・・・を選択したときも同様である。
。第ｌ図でｉ番目のワード線ＷＬ．を選択するとメモリ
セルＭＣえ，えとＩ−ＩＣ．，え。１とＭ Ｃ ＠ １
ｉ ” ＺとＭＣｔ．ｉ＊ｓと・・・・・・が選択さ
れ、読出しならセル記憶データがビット線対ＢＬ．と百
Ｅ１，ＢＬｉ司とＢＬ，ｔやｘ，ＢＬ＝や２とＢＬｉや
２，Ｂ Ｌ ＝−ｓとＢ Ｌ ＝−ｓ ，・・・・・・
に出てくる。これを図示しないコラムゲートで選択し、
センスアンプで増幅して、データパスへ送出する。他の
ワード線ＷＬ，−，，％ＡＪＬ ｉ ＋ １ ＋ ・・
・・・・を選択したときも同様である。
メモリセルは第３図に示したようにフリップフロッフ゜
とトランスファゲートで構威され、富亥トランスファゲ
ートを構戒するトランジスタＱ３．Ｑ．のゲートはワー
ド線である。該ゲート従ってワード線は例えば多結晶シ
リコンで作り、ビット線はアルミニウムなどの金属で作
る。コンタクトＣは、ビット線とトランスファゲートト
ランジスタのソース／ドレインとを接続する。配線は通
常、多層配線になる。このメモリはビット線対ＢＬ．と
ＢＬｉ，ＢＬ▲．，とＢＬ．やｌが１単位となり、これ
が所要数並設された形でメモリが構威される。
とトランスファゲートで構威され、富亥トランスファゲ
ートを構戒するトランジスタＱ３．Ｑ．のゲートはワー
ド線である。該ゲート従ってワード線は例えば多結晶シ
リコンで作り、ビット線はアルミニウムなどの金属で作
る。コンタクトＣは、ビット線とトランスファゲートト
ランジスタのソース／ドレインとを接続する。配線は通
常、多層配線になる。このメモリはビット線対ＢＬ．と
ＢＬｉ，ＢＬ▲．，とＢＬ．やｌが１単位となり、これ
が所要数並設された形でメモリが構威される。
第２図ではワード線ＷＬ，を選択するとメモリセルＭＣ
ｉ，五とＭ Ｃ ｉ ＋ ｆ ” Ｉ とＭ Ｃ ！
＋ ＋ ４ｚと？ＩＣ直．．，と・・・・・・が各々の
ビット線対ＢＬ，とＢＬｔ．ＢＬｉ−＋ とＢ Ｌ ｉ
＋ｔ ， Ｂ Ｌ ＋ ．ｚとＢ Ｌ ＝＋ｚ ＋ＢＬ
．。，とＢ Ｌ ＋−ｓ ．・・・・・・に接続され、
読出しなら、各セルの記憶データが各々のビット線対に
出てくる。これをコラムゲートＣＧ．，ＣＧ，．，，Ｃ
Ｇ ｉ＋Ｚ＋ ＣＣ’ｉ４３＋ ・・・・・・で選択
し、センスアンプＳＡで増幅し、データパスへ送出する
。このメモリではセルＭＣ直，ｉとＭＣ五．ｉ．２・・
・・・・ＭＣｉ，！。１とＭ Ｃ ｉ ＋ ｆ ” ３
・・・・・・がセルアレイの各１行を構威し、１本のワ
ード線ＷＬ．，ＷＬ．。．・・・・・・が２行分のセル
を同時に選択する。従ってワード線一Ｌ ｉ ｒＷ Ｌ
ｉ ＋ Ｉ １ ・・・・・・の間隔は通常の２倍に
なる。
ｉ，五とＭ Ｃ ｉ ＋ ｆ ” Ｉ とＭ Ｃ ！
＋ ＋ ４ｚと？ＩＣ直．．，と・・・・・・が各々の
ビット線対ＢＬ，とＢＬｔ．ＢＬｉ−＋ とＢ Ｌ ｉ
＋ｔ ， Ｂ Ｌ ＋ ．ｚとＢ Ｌ ＝＋ｚ ＋ＢＬ
．。，とＢ Ｌ ＋−ｓ ．・・・・・・に接続され、
読出しなら、各セルの記憶データが各々のビット線対に
出てくる。これをコラムゲートＣＧ．，ＣＧ，．，，Ｃ
Ｇ ｉ＋Ｚ＋ ＣＣ’ｉ４３＋ ・・・・・・で選択
し、センスアンプＳＡで増幅し、データパスへ送出する
。このメモリではセルＭＣ直，ｉとＭＣ五．ｉ．２・・
・・・・ＭＣｉ，！。１とＭ Ｃ ｉ ＋ ｆ ” ３
・・・・・・がセルアレイの各１行を構威し、１本のワ
ード線ＷＬ．，ＷＬ．。．・・・・・・が２行分のセル
を同時に選択する。従ってワード線一Ｌ ｉ ｒＷ Ｌ
ｉ ＋ Ｉ １ ・・・・・・の間隔は通常の２倍に
なる。
以上説明したように本発明によれば、ワード線間隔を大
にすることができ、これによりワードドライバのスペー
スを広く確保できて、高集積度のメモリの製作上のネッ
クの１つに対する有効な対策を提供することができる。
にすることができ、これによりワードドライバのスペー
スを広く確保できて、高集積度のメモリの製作上のネッ
クの１つに対する有効な対策を提供することができる。
またｌつのビット線対に付くメモリセルの数が少なくな
るのでビット線容量が小になり、メモリの高速化に寄与
することができる．
るのでビット線容量が小になり、メモリの高速化に寄与
することができる．
第１図は本発明ｌの記憶装置の説明図、第２図は本発明
２の記憶装置の説明図、第３図は従来の記憶装置の説明
図である。 第１図、第２図でＷＬはワー，ド線、ＢＬ， 百Ｅはビ
ット線対、ＭＣはメモリセルである。
２の記憶装置の説明図、第３図は従来の記憶装置の説明
図である。 第１図、第２図でＷＬはワー，ド線、ＢＬ， 百Ｅはビ
ット線対、ＭＣはメモリセルである。
Claims (1)
- 【特許請求の範囲】 １、多数のワード線とビット線対と、これらの各交点に
配設されるメモリセルとを有する半導体記憶装置におい
て、 隣接する２つのビット線対（ＢＬ＿ｉと■＿ｉ、ＢＬ＿
ｉ＿＋＿１と■）を一部オーバラップさせ、各メモリセ
ル（ＭＣ＿ｉ＿、＿ｉとＭＣ＿ｉ＿、＿ｉ＿＋＿１…）
を交互にワード線の一側と他側に配置して、各ワード線
間にほゞ２メモリセルが置かれるようにしたことを特徴
とする半導体記憶装置。 ２、多数のワード線とビット線対と、これらの各交点に
配設されるメモリセルとワードドライバを有する半導体
記憶装置において、 隣接する２つのビット線対（ＢＬ＿ｉと■＿ｉ、ＢＬ＿
ｉ＿＋＿１と■）を一部オーバラップさせ、また隣接す
る複数のワード線（ａ、ｂ）を１つに纏めて各ワードド
ライバは複数のワード線を駆動するようにしたことを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242783A JPH03104272A (ja) | 1989-09-19 | 1989-09-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242783A JPH03104272A (ja) | 1989-09-19 | 1989-09-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104272A true JPH03104272A (ja) | 1991-05-01 |
Family
ID=17094223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1242783A Pending JPH03104272A (ja) | 1989-09-19 | 1989-09-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03104272A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05266670A (ja) * | 1991-12-04 | 1993-10-15 | Samsung Electron Co Ltd | 半導体メモリ装置 |
| JPH0945870A (ja) * | 1995-05-24 | 1997-02-14 | Kawasaki Steel Corp | 半導体メモリおよび連想メモリのレイアウト構造 |
-
1989
- 1989-09-19 JP JP1242783A patent/JPH03104272A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05266670A (ja) * | 1991-12-04 | 1993-10-15 | Samsung Electron Co Ltd | 半導体メモリ装置 |
| JPH0945870A (ja) * | 1995-05-24 | 1997-02-14 | Kawasaki Steel Corp | 半導体メモリおよび連想メモリのレイアウト構造 |
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