JPH03104312A - チャタリング防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 種々の装置の動作モードの設定等に使用するディジタル
スイッチのチャタリングを防止するチャタリング防止回
路に関し、 ハードウエアの規模を縮小することを目的とし、複数の
ビットを有するディジタルスイッチの出力をデコードす
ると共に、該デコード出力とデコード前の入力との対応
の有無を検出する機能を有する論理回路と、前記論理回
路の出力をクロックに同期してラッチする第１のラッチ
回路と、前記第１のラッチ回路の出力のうち、前記デコ
ード入出力の対応の有無の検出に対応する部分と前記ク
ロックとを入力して、該対応が有りのときにのみ、該ク
ロックを出力するゲート回路と、前記第１のラッチ回路
の出力のうち、前記デコード出力に対応する部分を、前
記ゲート回路の出力に同期してラッチする第２のラッチ
回路とを有してなるように構或する。

〔産業上の利用分野〕

本発明は、種々の装置の動作モードの設定等に使用する
ディジタルスイッチのチャタリングを防止するチャタリ
ング防止回路に関する。

種々の装置の動作モードの設定に、ディジタルスイッチ
を使用することが多い。このようなディジタルスイッチ
の設定は、一般に、装置内部のディジタル回路により読
み取られるが、誤入力を避けるため、スイッチのチャタ
リングを防止する必要がある。

〔従来の技術および発明が解決しようとする課題〕第４
図は、従来のチャタリング防止回路の構威の１例を示す
図である。

第４図において、１はディジタルスイッチ、３１，３２
，および３３はレジスタ、３４はＯＲ回路、３５は照合
回路、そして、３６はデコード回路である。

ディジタルスイッチ１の複数ビットの出力は、クロック
の立ち上がりのタイごングでレジスタ３１にラッチされ
、次の立ち上がりのタイミングでレジスタ３２にラッチ
される。そして、富亥レジスタ３２の出力は、レジスタ
３３の入力端子に印加される。

照合回路３５には、上記のレジスタ３１の出力とレジス
タ３２の出力とが入力され、両者が一致するかどうかが
判定される。もし、一致するならば、該照合回路３５よ
りＬレベルのイネーブル信号ＥＮが出力される。該イネ
ープル信号ＥＮは、一方の入力として前記クロックを印
加するＯＲ回路回路３４の他方の入力として印加される
。

該ＯＲ回路回路３４の出力は、レジスタ３３の入力端子
に印加された前記レジスタ３２の出力が該レジスタ３３
にラッチされるタイミングを与える。すなわち、上記の
照合回路３５が出力するイネーブル信号ＥＮがＬとなら
ない限り、ディジタルスイッチ１の出力はレジスタ３３
にはラッチされない。

ディジタルスイッチ１の出力が安定して、上記の照合回
路３５の出力がＬとなると、該ディジタルスイッチ１の
出力はレジスタ３３にラッチされ、該レジスタ３３の出
力は、さらに、デコード回路３６にてデコードされ、デ
ィジタルスイッチｌに設定された動作モードが解読され
て、装置内部で対応する制御信号となる。

しかしながら、第４図の構戒はハードウエアの規模が大
きいという問題がある。

本発明は、上記の問題点に鑑み、なされたもので、ハー
ドウエアの規模を縮小したチャタリング防止回路を提供
することを目的とするものである．〔課題を解決するた
めの手段〕 第１図は本発明の基本構戒図である． 第１図において、ｌはディジタルスイッチ、２は論理回
路、３および４は、それぞれ第１および第２のラッチ回
路、そして、５はゲート回路である。

論理回路２は、複数のビットを有するディジタルスイッ
チ１の出力をデコードすると共に、該デコード出力とデ
コード前の入力との対応の有無を検出する機能を有する
。

第１のラッチ回路３は、前記論理回路２の出力をクロッ
クに同期してラッチする。

ゲート回路５は、前記第１のラッチ回路３の出力のうち
、前記デコード入出力の対応の有無の検出に対応する部
分と前記クロックとを入力して、該対応が有りのときに
のみ、該クロックを出力する。

第２のラッチ回路４は、前記第１のラッチ回路３の出力
のうち、前記デコード出力に対応する部分を、前記ゲー
ト回路５の出力に同期してラッチするものである。

〔作用〕

第１図の構戒の動作は、前述の第４図の構戒の動作とほ
ぼ同様であるが、第１図の構威においては、第４図のデ
コード回路３６の機能と照合回路３５の機能とが１つの
論理回路２にまとめられ、さらにレジスタも１段少なく
なっている。

したがって、ハードウェア規模が縮小される。

〔実施例〕

第２図は、本発明の実施例の構或を示すものである。

第２図において、２１は４ビットのディジタルスイッチ
、２２はＲＯＭ、２３および２４はレジスタ、そして、
２５はＯＲ回路である。

ＲＯＭ２２は第１図の論理回路２を実現し、レジスタ２
３および２４は、それぞれ、第１図の第１および第２の
ラッチ回路３および４を実現し、ＯＲ回路２５は第１図
のゲート回路５を実現する．ディジタルスイッチ２ｌの
４ビットの出力はＲＯＭ２２の第Ｏ〜３ビットに印加さ
れ、ＲＯＭ２２は該４ビットの内容をデコードして、こ
の例では第１〜６の６ビット出力（デコード）信号とし
て出力する。該６ビットのデコード信号は、クロックに
同期してレジスタ２３にラッチされ、該レジスタ２３の
出力のうち、咳６ビットに対応する部分は、再び、ＲＯ
Ｍ２２の第４〜９ビットの入力として印加される。

ＲＯＭ２２は、上記のデコード機能と共に、照合回路と
しての機能をも有し、その第１〜６ビットの出力と第４
〜９ビットの人力とが一致するかどうかを判定する。も
し、一致するならば、出力の第８ビットをＬレベルとし
、該第８ビットは、レジスタ２３にラッチされた後、イ
ネーブル信号として、ＯＲ回路２５の一方の入力として
印加される。

ＯＲ回路２５の他方の入力としては、クロックが印加さ
れ、該ＯＲ回路２５の出力は、レジスタ２４のエッジト
リガ入力端子に印加されている。

したがって、レジスタ２４は、上記のイネープル信号が
Ｌレベルのときにのみ、該エッジトリガ入力端子にクロ
ックを受け、該クロックのタイミングで入力端子に印加
されるデータをラッチすることができる。

こうして、ディジタルスイッチ１の出力が安定して、上
記のＲＯＭ２２の出力の第８ビットがＬとなるときにの
み、該ディジタルスイッチ１の出力はレジスタ２４にラ
ッチされ出力として現れる。

該レジスタ３３の出力は、先に、ＲＯＭ２２においてデ
コードされたデコード信号であるので、ディジタルスイ
ッチ１に設定された動作モードが解読されて、装置内部
で対応する制御信号となる。

第３図は、第２図の構威のタイミングのｌ例を示すもの
である。

第３図には、ディジタルスイッチ２１の出力がＡからＣ
に変化する途中で、゜“Ｂ”で示されるチャタリングを
生じている場合の動作のタイミングが示されている。

ＲＯＭ２２の前記イネーブル信号に対応する出力ＥＮは
、ＲＯＭ２２の前記デコード出力と、レジスタ２３の対
応する出力とが一致するときのみＬであるので、レジス
タ２３のイネーブル信号ＥＮに対応する出力は、上記の
一致が得られない区間が終了した後、クロックの次の立
ち上がりでＬとなる。そして、クロックのさらに次の立
ち上がりのタイミングで、このとき初めて上記の変化し
たスイッチ出力Ｃに対応するデコード出力Ｃ′は、レジ
スタ２４にラッチされる（該ラッチのタイξングまでは
レジスタ２４の出力は、上記の変化前のスイッチ出力Ａ
に対応するデコード出力Ａ′のままである）． 〔発明の効果〕 本発明のチャタリング防止回路によれば、ハードウエア
の規模を縮小することができる。

【図面の簡単な説明】

第１図は本発明の基本構或図、 第２図は本発明の実施例の構戒図、 第３図は第２図の構戒のタイξング図、そして、第４図
は従来のチャタリング防止回路の構或例を示す図である
。 〔符号の説明〕

Claims (1)

1. 【特許請求の範囲】 １、複数のビットを有するディジタルスイッチ（１）の
   出力をデコードすると共に、該デコード出力とデコード
   前の入力との対応の有無を検出する機能を有する論理回
   路（２）と、 前記論理回路（２）の出力をクロックに同期してラッチ
   する第１のラッチ回路（３）と、前記第１のラッチ回路
   （３）の出力のうち、前記デコード入出力の対応の有無
   の検出に対応する部分と前記クロックとを入力して、該
   対応が有りのときにのみ、該クロックを出力するゲート
   回路（５）と、 前記第１のラッチ回路（３）の出力のうち、前記デコー
   ド出力に対応する部分を、前記ゲート回路（５）の出力
   に同期してラッチする第２のラッチ回路（４）とを有し
   てなることを特徴とするチャタリング防止回路。