JPH06224764A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH06224764A JPH06224764A JP1063993A JP1063993A JPH06224764A JP H06224764 A JPH06224764 A JP H06224764A JP 1063993 A JP1063993 A JP 1063993A JP 1063993 A JP1063993 A JP 1063993A JP H06224764 A JPH06224764 A JP H06224764A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 57
- 238000001514 detection method Methods 0.000 claims abstract description 15
- 238000005070 sampling Methods 0.000 claims description 14
- 230000002194 synthesizing effect Effects 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 比較器の数を削減し、高分解能で高精度化を
図ること。 【構成】 アナログ入力信号Ｖｓをサンプリング回路１
１０でサンプリングして一定期間ホールドし、複数の比
較器６０〜６３に印加する。次に、制御信号φB2により
アナログスイッチ４４〜４７がオンされて電圧分圧器８
１からそれぞれ異なった比較基準電圧が複数の比較器６
０〜６３に入力される。ホールドされたアナログ電圧を
比較器６０〜６３で比較し、比較結果を位置検出論理回
路１２０に出力する。位置検出論理回路１２０の出力を
符号変換回路１００で符号化し、第１の変換結果を得
る。次に、制御信号φA2，φB1，φA1により同様に第２
〜第４の変換結果を得る。符号変換回路１００は上記変
換結果を合成し、所望の変換特性を持つデジタル信号を
出力する。
図ること。 【構成】 アナログ入力信号Ｖｓをサンプリング回路１
１０でサンプリングして一定期間ホールドし、複数の比
較器６０〜６３に印加する。次に、制御信号φB2により
アナログスイッチ４４〜４７がオンされて電圧分圧器８
１からそれぞれ異なった比較基準電圧が複数の比較器６
０〜６３に入力される。ホールドされたアナログ電圧を
比較器６０〜６３で比較し、比較結果を位置検出論理回
路１２０に出力する。位置検出論理回路１２０の出力を
符号変換回路１００で符号化し、第１の変換結果を得
る。次に、制御信号φA2，φB1，φA1により同様に第２
〜第４の変換結果を得る。符号変換回路１００は上記変
換結果を合成し、所望の変換特性を持つデジタル信号を
出力する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ−デジタル
（Ａ／Ｄ）変換器に関するものであり、特に、２段の電
圧分圧器を用いた並列比較型のＡ／Ｄ変換器に関するも
のである。
（Ａ／Ｄ）変換器に関するものであり、特に、２段の電
圧分圧器を用いた並列比較型のＡ／Ｄ変換器に関するも
のである。
【０００２】
【従来の技術】並列比較型Ａ／Ｄ変換器は、基準電圧Ｖ
N を２分割する電圧分圧器のそれぞれ異なった出力電圧
を比較基準として２N −１個の比較器に同時にアナログ
入力電圧Ｖｓを印加し、その結果を符号化してデジタル
変換出力とするものである。この並列比較方式は、Ａ／
Ｄ変換器の持つビット数をＮとすると、２N −１個の比
較器を有し、Ｎを増加するに従ってより多くの、例え
ば、Ｎを１増加するごとに比較器を前より約２倍に増加
する必要がある。
N を２分割する電圧分圧器のそれぞれ異なった出力電圧
を比較基準として２N −１個の比較器に同時にアナログ
入力電圧Ｖｓを印加し、その結果を符号化してデジタル
変換出力とするものである。この並列比較方式は、Ａ／
Ｄ変換器の持つビット数をＮとすると、２N −１個の比
較器を有し、Ｎを増加するに従ってより多くの、例え
ば、Ｎを１増加するごとに比較器を前より約２倍に増加
する必要がある。
【０００３】図３は比較器の数を削減した従来の並列比
較型Ａ／Ｄ変換器の構成の一例で、Ｎ＝３の場合であ
る。ここで、ＮはＡ／Ｄ変換器の持つビット数である。
図３において、１３０は電圧分圧器で、複数の抵抗１１
〜１５で構成され、それら抵抗間の接続点はそれぞれ出
力８０〜８３を形成している。抵抗１１と抵抗１５は、
それぞれ可変抵抗で、抵抗１１の抵抗値はＲ／２とＲに
可変することができ、抵抗１５の抵抗値はＲ／２と０に
可変することができる。しかも、抵抗１１と抵抗１５の
和は、常にＲとなるように可変される。
較型Ａ／Ｄ変換器の構成の一例で、Ｎ＝３の場合であ
る。ここで、ＮはＡ／Ｄ変換器の持つビット数である。
図３において、１３０は電圧分圧器で、複数の抵抗１１
〜１５で構成され、それら抵抗間の接続点はそれぞれ出
力８０〜８３を形成している。抵抗１１と抵抗１５は、
それぞれ可変抵抗で、抵抗１１の抵抗値はＲ／２とＲに
可変することができ、抵抗１５の抵抗値はＲ／２と０に
可変することができる。しかも、抵抗１１と抵抗１５の
和は、常にＲとなるように可変される。
【０００４】他の抵抗１２〜１４の抵抗値はすべてＲで
ある。また、電圧分圧器１３０は、第１の基準電圧ＶR
と第２の基準電圧ＧＮＤとの間に接続されている。さら
に、電圧分圧器１３０の複数の出力８０〜８３は、複数
の比較器６０〜６３の比較基準入力端子にそれぞれ接続
されている。位置検出論理回路１２０は、複数のロジッ
クゲート７０〜７３で構成され、その出力はデジタル出
力５１０〜５１２を持つ符号変換回路１００に接続され
ている。
ある。また、電圧分圧器１３０は、第１の基準電圧ＶR
と第２の基準電圧ＧＮＤとの間に接続されている。さら
に、電圧分圧器１３０の複数の出力８０〜８３は、複数
の比較器６０〜６３の比較基準入力端子にそれぞれ接続
されている。位置検出論理回路１２０は、複数のロジッ
クゲート７０〜７３で構成され、その出力はデジタル出
力５１０〜５１２を持つ符号変換回路１００に接続され
ている。
【０００５】また、アナログ入力信号Ｖｓをサンプリン
グするサンプリング回路１１０はサンプリングクロック
ｆｓに従って動作する。以下、図３に従ってその動作を
説明する。まず、電圧分圧器１３０を構成する抵抗列の
両端の抵抗、すなわち、抵抗１１の抵抗値をＲ／２、抵
抗１５の抵抗値をＲ／２にそれぞれ設定する。次に、ア
ナログ入力信号Ｖｓをサンプリング回路１１０でサンプ
リングして一定期間ホールドし、ホールドされたアナロ
グ電圧がそれぞれ異なった比較基準を持つ複数の比較器
６０〜６３に同時に印加される。
グするサンプリング回路１１０はサンプリングクロック
ｆｓに従って動作する。以下、図３に従ってその動作を
説明する。まず、電圧分圧器１３０を構成する抵抗列の
両端の抵抗、すなわち、抵抗１１の抵抗値をＲ／２、抵
抗１５の抵抗値をＲ／２にそれぞれ設定する。次に、ア
ナログ入力信号Ｖｓをサンプリング回路１１０でサンプ
リングして一定期間ホールドし、ホールドされたアナロ
グ電圧がそれぞれ異なった比較基準を持つ複数の比較器
６０〜６３に同時に印加される。
【０００６】その結果ホールドされたアナログ電圧が比
較基準より大きい比較器の出力は低レベル、すなわ
ち、”０”となり、逆にホールドされたアナログ電圧が
比較基準より小さい比較器の出力は高レベル、すなわ
ち、”１”となる。従って、複数の比較器６０〜６３
は、ホールドされたアナログ電圧の値によって、その出
力が”０”になる比較器と、”１”になる比較器とに分
けられる。
較基準より大きい比較器の出力は低レベル、すなわ
ち、”０”となり、逆にホールドされたアナログ電圧が
比較基準より小さい比較器の出力は高レベル、すなわ
ち、”１”となる。従って、複数の比較器６０〜６３
は、ホールドされたアナログ電圧の値によって、その出
力が”０”になる比較器と、”１”になる比較器とに分
けられる。
【０００７】そこで、位置検出論理回路１２０は、出力
が”０”になっている比較器と、”１”になっている比
較器の境界に対応したゲートの出力を”１”とする。こ
の位置検出論理回路１２０の出力を符号変換回路１００
で符号化し、２ビットの分解能を持つ第１の変換結果を
得る。このときの変換特性は、図４のａに示すようにア
ナログ入力の（２ｎ−１）／８（ｎ＝１，２，３，４）
の各点でデジタルコードが変化する第１の変換特性とな
る。
が”０”になっている比較器と、”１”になっている比
較器の境界に対応したゲートの出力を”１”とする。こ
の位置検出論理回路１２０の出力を符号変換回路１００
で符号化し、２ビットの分解能を持つ第１の変換結果を
得る。このときの変換特性は、図４のａに示すようにア
ナログ入力の（２ｎ−１）／８（ｎ＝１，２，３，４）
の各点でデジタルコードが変化する第１の変換特性とな
る。
【０００８】次に、電圧分圧器１３０を構成する抵抗列
の両端の抵抗、すなわち、抵抗１１の抵抗値をＲ、抵抗
１５の抵抗値を０にそれぞれ設定する。このとき、複数
の比較器６０〜６３には上記ホールドされたアナログ電
圧が印加されたままであるから、それぞれの比較器６０
〜６３の比較基準だけが変化したことになる。
の両端の抵抗、すなわち、抵抗１１の抵抗値をＲ、抵抗
１５の抵抗値を０にそれぞれ設定する。このとき、複数
の比較器６０〜６３には上記ホールドされたアナログ電
圧が印加されたままであるから、それぞれの比較器６０
〜６３の比較基準だけが変化したことになる。
【０００９】この状態で前回と同様の変換特性を繰り返
して２ビットの分解能を持つ第２の変換結果を得る。こ
のときの変換特性は、図４のｂに示すように、アナログ
の（２ｎ）／８（ｎ＝１，２，３，４）の各点でデジタ
ルコードが変化する第２の変換特性となる。符号変換回
路１００は、これら第１の変換結果と第２の変換結果を
合成することによって、図４のｃに示す変換特性を持つ
３ビットのデジタル信号を出力端子５１０〜５１２に出
力する。
して２ビットの分解能を持つ第２の変換結果を得る。こ
のときの変換特性は、図４のｂに示すように、アナログ
の（２ｎ）／８（ｎ＝１，２，３，４）の各点でデジタ
ルコードが変化する第２の変換特性となる。符号変換回
路１００は、これら第１の変換結果と第２の変換結果を
合成することによって、図４のｃに示す変換特性を持つ
３ビットのデジタル信号を出力端子５１０〜５１２に出
力する。
【００１０】以上のように電圧分圧器１３０を構成する
抵抗列の両端の抵抗１１，１５の抵抗値を可変すること
により、同じ分解能を持ちながら比較器の数を２N −１
個から、２N-1 個と約１／２とすることができる。
抵抗列の両端の抵抗１１，１５の抵抗値を可変すること
により、同じ分解能を持ちながら比較器の数を２N −１
個から、２N-1 個と約１／２とすることができる。
【００１１】
【発明が解決しようとする課題】上述した従来の並列比
較型Ａ／Ｄ変換器では、電圧分圧器１３０を構成する抵
抗列の両端の抵抗１１，１５の抵抗値を２値の可変とす
るために、抵抗１１は図５（ａ）に、抵抗１５は図５
（ｂ）にそれぞれ示すように、他の抵抗１２〜１４と同
じ抵抗値Ｒを持つ抵抗ｒとスイッチＳＷとで構成される
回路を用いている。
較型Ａ／Ｄ変換器では、電圧分圧器１３０を構成する抵
抗列の両端の抵抗１１，１５の抵抗値を２値の可変とす
るために、抵抗１１は図５（ａ）に、抵抗１５は図５
（ｂ）にそれぞれ示すように、他の抵抗１２〜１４と同
じ抵抗値Ｒを持つ抵抗ｒとスイッチＳＷとで構成される
回路を用いている。
【００１２】このような並列比較型Ａ／Ｄ変換器をモノ
リシック集積回路化する場合、抵抗１１及び抵抗１５を
構成するスイッチＳＷには半導体スイッチが用いられ
る。しかし、半導体スイッチは、オン抵抗が数十オーム
から数百オームと大きいため、スイッチのオン抵抗のた
め、抵抗１１及び抵抗１５は正確にＲ／２とはならな
い。
リシック集積回路化する場合、抵抗１１及び抵抗１５を
構成するスイッチＳＷには半導体スイッチが用いられ
る。しかし、半導体スイッチは、オン抵抗が数十オーム
から数百オームと大きいため、スイッチのオン抵抗のた
め、抵抗１１及び抵抗１５は正確にＲ／２とはならな
い。
【００１３】従って、従来の並列比較型Ａ／Ｄ変換器で
は、第１の変換特性及び第２の変換特性は、理論通りの
特性を得ることができず、合成された変換特性には変換
誤差を生じるという問題があった。また、分解能を高め
ると、比較器を多く必要とするという問題があった。本
発明は、上述の点に鑑みて提供したものであって、基準
電圧を供給するための電圧分圧器を構成する抵抗列の両
端の抵抗を可変とすることなくＡ／Ｄ変換器の必要とす
る比較器の数を削減し、高分解能で高精度の並列比較型
Ａ／Ｄ変換器を提供することを目的とするものである。
は、第１の変換特性及び第２の変換特性は、理論通りの
特性を得ることができず、合成された変換特性には変換
誤差を生じるという問題があった。また、分解能を高め
ると、比較器を多く必要とするという問題があった。本
発明は、上述の点に鑑みて提供したものであって、基準
電圧を供給するための電圧分圧器を構成する抵抗列の両
端の抵抗を可変とすることなくＡ／Ｄ変換器の必要とす
る比較器の数を削減し、高分解能で高精度の並列比較型
Ａ／Ｄ変換器を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】本発明は、第１の基準電
圧と第２の基準電圧との間に縦続接続された複数の抵抗
列からなる第１の電圧分圧器と、第３の基準電圧と第４
の基準電圧との間に縦続接続された複数の抵抗列からな
る第２の電圧分圧器と、上記第１の電圧分圧器と第２の
電圧分圧器の複数の出力を入力して選択的に出力する複
数のアナログマルチプレクサと、アナログ入力信号をサ
ンプリングして一定期間ホールドするサンプリング回路
と、一方の入力端に上記サンプリング回路からの信号が
入力され、他方の入力端に上記アナログマルチプレクサ
からの信号が入力されて信号電圧の大小の比較を行う複
数の比較器と、上記複数の比較器からの出力を入力とす
る位置検出論理回路と、この位置検出論理回路の出力を
受けてデジタル値に変換する符号変換回路とを備え、比
較器に入力する電圧分圧器からの比較基準値を複数のア
ナログマルチプレクサで切り換えて複数回のＡ／Ｄ変換
を行い、それら複数回のＡ／Ｄ変換結果を上記符号変換
回路で合成することによりＡ／Ｄ変換結果を得るように
したものである。
圧と第２の基準電圧との間に縦続接続された複数の抵抗
列からなる第１の電圧分圧器と、第３の基準電圧と第４
の基準電圧との間に縦続接続された複数の抵抗列からな
る第２の電圧分圧器と、上記第１の電圧分圧器と第２の
電圧分圧器の複数の出力を入力して選択的に出力する複
数のアナログマルチプレクサと、アナログ入力信号をサ
ンプリングして一定期間ホールドするサンプリング回路
と、一方の入力端に上記サンプリング回路からの信号が
入力され、他方の入力端に上記アナログマルチプレクサ
からの信号が入力されて信号電圧の大小の比較を行う複
数の比較器と、上記複数の比較器からの出力を入力とす
る位置検出論理回路と、この位置検出論理回路の出力を
受けてデジタル値に変換する符号変換回路とを備え、比
較器に入力する電圧分圧器からの比較基準値を複数のア
ナログマルチプレクサで切り換えて複数回のＡ／Ｄ変換
を行い、それら複数回のＡ／Ｄ変換結果を上記符号変換
回路で合成することによりＡ／Ｄ変換結果を得るように
したものである。
【００１５】
【作用】本発明によれば、比較器の数を削減することが
でき、しかも、従来の並列比較型Ａ／Ｄ変換器が持って
いたアナログスイッチを用いないため、アナログスイッ
チのオン抵抗による変換誤差が生じず、また、電圧分圧
器を２段にすることにより、比較基準を高分解能にする
ことができる。
でき、しかも、従来の並列比較型Ａ／Ｄ変換器が持って
いたアナログスイッチを用いないため、アナログスイッ
チのオン抵抗による変換誤差が生じず、また、電圧分圧
器を２段にすることにより、比較基準を高分解能にする
ことができる。
【００１６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明の並列比較型Ａ／Ｄ変換器の回路構
成の一例で、Ｎ＝３の場合である。ここで、ＮはＡ／Ｄ
変換器の有するビット数である。図１において、８０及
び８１は電圧分圧器で、複数の抵抗で構成されており、
それぞれの電圧分圧器８０，８１は、抵抗１〜９、抵抗
１０〜１８の抵抗列で構成されている。また、それらの
抵抗間の接続は、２０〜２７及び２８〜３５である。
する。図１は本発明の並列比較型Ａ／Ｄ変換器の回路構
成の一例で、Ｎ＝３の場合である。ここで、ＮはＡ／Ｄ
変換器の有するビット数である。図１において、８０及
び８１は電圧分圧器で、複数の抵抗で構成されており、
それぞれの電圧分圧器８０，８１は、抵抗１〜９、抵抗
１０〜１８の抵抗列で構成されている。また、それらの
抵抗間の接続は、２０〜２７及び２８〜３５である。
【００１７】抵抗１０と抵抗１８の抵抗値はＲ／２で、
他の抵抗１１〜１７及び抵抗１〜９の抵抗値はＲであ
り、電圧分圧器８０，８１の全体の抵抗値は８Ｒとなる
ように設定されている。そして、電圧分圧器８０及び電
圧分圧器８１は、第１の基準電圧ＶR と第２の基準電圧
ＧＮＤとの間に接続されている。電圧分圧器８０の出力
２０〜２７にはアナログマルチプレクサを構成するアナ
ログスイッチ４０〜４３、４８〜５１が接続されてい
る。
他の抵抗１１〜１７及び抵抗１〜９の抵抗値はＲであ
り、電圧分圧器８０，８１の全体の抵抗値は８Ｒとなる
ように設定されている。そして、電圧分圧器８０及び電
圧分圧器８１は、第１の基準電圧ＶR と第２の基準電圧
ＧＮＤとの間に接続されている。電圧分圧器８０の出力
２０〜２７にはアナログマルチプレクサを構成するアナ
ログスイッチ４０〜４３、４８〜５１が接続されてい
る。
【００１８】アナログスイッチ４０と４８、アナログス
イッチ４１と４９、アナログスイッチ４２と５０、アナ
ログスイッチ４３と５１はそれぞれマルチプレクサａ、
マルチプレクサｂ、マルチプレクサｃ、マルチプレクサ
ｄを構成している。他方の電圧分圧器８１も全く同じ型
式でマルチプレクサが構成されており、それらマルチプ
レクサを介して電圧分圧器８０と８１は並列に接続され
ており、制御信号φA1とφA2及びφB1とφB2により複数
の入力のうちいずれか１つを選択的に出力する。
イッチ４１と４９、アナログスイッチ４２と５０、アナ
ログスイッチ４３と５１はそれぞれマルチプレクサａ、
マルチプレクサｂ、マルチプレクサｃ、マルチプレクサ
ｄを構成している。他方の電圧分圧器８１も全く同じ型
式でマルチプレクサが構成されており、それらマルチプ
レクサを介して電圧分圧器８０と８１は並列に接続され
ており、制御信号φA1とφA2及びφB1とφB2により複数
の入力のうちいずれか１つを選択的に出力する。
【００１９】また、アナログスイッチ４４と５２、アナ
ログスイッチ４５と５３、アナログスイッチ４６と５
４、アナログスイッチ４７と５５はそれぞれマルチプレ
クサｅ、マルチプレクサｆ、マルチプレクサｇ、マルチ
プレクサｈを構成している。そして、マルチプレクサａ
とマルチプレクサｅの出力は比較器６０、マルチプレク
サｂとマルチプレクサｆの出力は比較器６１、マルチプ
レクサｃとマルチプレクサｇの出力は比較器６２、マル
チプレクサｄとマルチプレクサｈの出力は比較器６３の
比較基準入力端子にそれぞれ接続されている。
ログスイッチ４５と５３、アナログスイッチ４６と５
４、アナログスイッチ４７と５５はそれぞれマルチプレ
クサｅ、マルチプレクサｆ、マルチプレクサｇ、マルチ
プレクサｈを構成している。そして、マルチプレクサａ
とマルチプレクサｅの出力は比較器６０、マルチプレク
サｂとマルチプレクサｆの出力は比較器６１、マルチプ
レクサｃとマルチプレクサｇの出力は比較器６２、マル
チプレクサｄとマルチプレクサｈの出力は比較器６３の
比較基準入力端子にそれぞれ接続されている。
【００２０】各比較器６０〜６３の出力は、位置検出論
理回路１２０を構成するロジックゲート７０〜７３にそ
れぞれ接続され、位置検出論理回路１２０の出力は符号
変換回路１００に接続されている。また、１１０はアナ
ログ入力信号Ｖｓをサンプリングするサンプリング回路
で、サンプリングクロックｆｓに従って動作する。
理回路１２０を構成するロジックゲート７０〜７３にそ
れぞれ接続され、位置検出論理回路１２０の出力は符号
変換回路１００に接続されている。また、１１０はアナ
ログ入力信号Ｖｓをサンプリングするサンプリング回路
で、サンプリングクロックｆｓに従って動作する。
【００２１】以下、図１に従って動作を説明する。ま
ず、アナログ入力信号Ｖｓをサンプリング回路１１０で
サンプリングして一定期間ホールドする。ホールドされ
たアナログ信号電圧は複数の比較器６０〜６３にそれぞ
れ印加される。次に、アナログスイッチのオンオフを制
御する制御信号φB2によりマルチプレクサを構成するア
ナログスイッチ４４〜４７がオンされて電圧分圧器８１
から出力されるそれぞれ異なった比較基準電圧が複数の
比較器６０〜６３の比較基準入力端子にそれぞれ入力さ
れる。
ず、アナログ入力信号Ｖｓをサンプリング回路１１０で
サンプリングして一定期間ホールドする。ホールドされ
たアナログ信号電圧は複数の比較器６０〜６３にそれぞ
れ印加される。次に、アナログスイッチのオンオフを制
御する制御信号φB2によりマルチプレクサを構成するア
ナログスイッチ４４〜４７がオンされて電圧分圧器８１
から出力されるそれぞれ異なった比較基準電圧が複数の
比較器６０〜６３の比較基準入力端子にそれぞれ入力さ
れる。
【００２２】ホールドされたアナログ電圧は比較基準電
圧と比較され、アナログ電圧の方が大きいと比較器
は、”０”を出力し、アナログ電圧が比較基準電圧より
大きければ比較器は”１”を出力する。位置検出論理回
路１２０は”０”になる比較器と、”１”になる比較器
の境界を検出し、ロジックゲート７０〜７３のうち境界
に対応したゲートの出力を決定する。
圧と比較され、アナログ電圧の方が大きいと比較器
は、”０”を出力し、アナログ電圧が比較基準電圧より
大きければ比較器は”１”を出力する。位置検出論理回
路１２０は”０”になる比較器と、”１”になる比較器
の境界を検出し、ロジックゲート７０〜７３のうち境界
に対応したゲートの出力を決定する。
【００２３】この出力は符号変換回路１００で符号化
し、第１の変換結果を得る。変換結果は、２ビットの分
解能を持っている。これは、図２のＡに示すように、ア
ナログ入力の（４ｎ＋１）／１６（ｎ＝０，１，２，
３）の各点でデジタルコードが変化する第１の変換特性
となる。次に、制御信号φB2によりアナログスイッチ４
４〜４７をオフし、次に制御信号φA2によりアナログス
イッチ４０〜４３をオンにし、前回と異なった比較基準
電圧を比較器６０〜６３に与える。
し、第１の変換結果を得る。変換結果は、２ビットの分
解能を持っている。これは、図２のＡに示すように、ア
ナログ入力の（４ｎ＋１）／１６（ｎ＝０，１，２，
３）の各点でデジタルコードが変化する第１の変換特性
となる。次に、制御信号φB2によりアナログスイッチ４
４〜４７をオフし、次に制御信号φA2によりアナログス
イッチ４０〜４３をオンにし、前回と異なった比較基準
電圧を比較器６０〜６３に与える。
【００２４】このとき、ホールドされているアナログ電
圧に変化はないので、比較基準だけが変化したことにな
る。ここで前と同様な操作を繰り返すことによって図２
のＢに示す変換結果を得る。変換結果は、２ビットの分
解能をもっている。これは、アナログ入力の（４ｎ）／
１６（ｎ＝０，１，２，３）の各点でデジタルコードが
変化する第２の変換結果となる。
圧に変化はないので、比較基準だけが変化したことにな
る。ここで前と同様な操作を繰り返すことによって図２
のＢに示す変換結果を得る。変換結果は、２ビットの分
解能をもっている。これは、アナログ入力の（４ｎ）／
１６（ｎ＝０，１，２，３）の各点でデジタルコードが
変化する第２の変換結果となる。
【００２５】次に、前の操作と全く同じことを繰り返
し、制御信号φB1と制御信号φA1を操作して、図２のＣ
及びＤの変換結果を得る。Ｃはアナログ入力の（４ｎ＋
３）／１６（ｎ＝０，１，２，３）、Ｄはアナログ入力
の（４ｎ＋２）／１６（ｎ＝０，１，２，３）の各点で
デジタルコードが変化する第３及び第４の変換特性とな
る。
し、制御信号φB1と制御信号φA1を操作して、図２のＣ
及びＤの変換結果を得る。Ｃはアナログ入力の（４ｎ＋
３）／１６（ｎ＝０，１，２，３）、Ｄはアナログ入力
の（４ｎ＋２）／１６（ｎ＝０，１，２，３）の各点で
デジタルコードが変化する第３及び第４の変換特性とな
る。
【００２６】符号変換回路１００は、これら第１と第２
と第３と第４の変換結果を合成することにより、図２の
Ｅに示す変換特性を持つ３ビットのデジタル信号を出力
するものである。ところで、出力を３ビットではなく、
Ｎビットの整数とすることも可能である。このとき比較
器の数は２N-1 個となる。
と第３と第４の変換結果を合成することにより、図２の
Ｅに示す変換特性を持つ３ビットのデジタル信号を出力
するものである。ところで、出力を３ビットではなく、
Ｎビットの整数とすることも可能である。このとき比較
器の数は２N-1 個となる。
【００２７】
【発明の効果】本発明は上述のように、第１の基準電圧
と第２の基準電圧との間に縦続接続された複数の抵抗列
からなる第１の電圧分圧器と、第３の基準電圧と第４の
基準電圧との間に縦続接続された複数の抵抗列からなる
第２の電圧分圧器と、上記第１の電圧分圧器と第２の電
圧分圧器の複数の出力を入力して選択的に出力する複数
のアナログマルチプレクサと、アナログ入力信号をサン
プリングして一定期間ホールドするサンプリング回路
と、一方の入力端に上記サンプリング回路からの信号が
入力され、他方の入力端に上記アナログマルチプレクサ
からの信号が入力されて信号電圧の大小の比較を行う複
数の比較器と、上記複数の比較器からの出力を入力とす
る位置検出論理回路と、この位置検出論理回路の出力を
受けてデジタル値に変換する符号変換回路とを備え、比
較器に入力する電圧分圧器からの比較基準値を複数のア
ナログマルチプレクサで切り換えて複数回のＡ／Ｄ変換
を行い、それら複数回のＡ／Ｄ変換結果を上記符号変換
回路で合成することによりＡ／Ｄ変換結果を得るように
したものであるから、半導体スイッチの代わりにアナロ
グマルチプレクサを用い、また電圧分圧器を２段にする
ことにより、高分解能、変換誤差の生じない、且つ比較
器の数が削減できるといった特徴を持つ並列比較型Ａ／
Ｄ変換器を実現することができるという効果を奏するも
のである。
と第２の基準電圧との間に縦続接続された複数の抵抗列
からなる第１の電圧分圧器と、第３の基準電圧と第４の
基準電圧との間に縦続接続された複数の抵抗列からなる
第２の電圧分圧器と、上記第１の電圧分圧器と第２の電
圧分圧器の複数の出力を入力して選択的に出力する複数
のアナログマルチプレクサと、アナログ入力信号をサン
プリングして一定期間ホールドするサンプリング回路
と、一方の入力端に上記サンプリング回路からの信号が
入力され、他方の入力端に上記アナログマルチプレクサ
からの信号が入力されて信号電圧の大小の比較を行う複
数の比較器と、上記複数の比較器からの出力を入力とす
る位置検出論理回路と、この位置検出論理回路の出力を
受けてデジタル値に変換する符号変換回路とを備え、比
較器に入力する電圧分圧器からの比較基準値を複数のア
ナログマルチプレクサで切り換えて複数回のＡ／Ｄ変換
を行い、それら複数回のＡ／Ｄ変換結果を上記符号変換
回路で合成することによりＡ／Ｄ変換結果を得るように
したものであるから、半導体スイッチの代わりにアナロ
グマルチプレクサを用い、また電圧分圧器を２段にする
ことにより、高分解能、変換誤差の生じない、且つ比較
器の数が削減できるといった特徴を持つ並列比較型Ａ／
Ｄ変換器を実現することができるという効果を奏するも
のである。
【図１】本発明の一実施例の並列比較型Ａ／Ｄ変換器の
回路図である。
回路図である。
【図２】同上の図１に示す並列比較型Ａ／Ｄ変換器の変
換特性図である。
換特性図である。
【図３】従来例の並列比較型Ａ／Ｄ変換器の回路図であ
る。
る。
【図４】図３に示す並列比較型Ａ／Ｄ変換器の変換特性
図である。
図である。
【図５】（ａ）（ｂ）はそれぞれ従来の並列比較型Ａ／
Ｄ変換器に使われている可変抵抗を構成する回路図であ
る。
Ｄ変換器に使われている可変抵抗を構成する回路図であ
る。
１〜１８ 抵抗 ４０〜５５ アナログスイッチ ６０〜６３ 比較器 ８０，８１ 電圧分圧器 １００ 符号変換回路 １１０ サンプリング回路 １２０ 位置検出論理回路
Claims (1)
- 【請求項１】 第１の基準電圧と第２の基準電圧との間
に縦続接続された複数の抵抗列からなる第１の電圧分圧
器と、第３の基準電圧と第４の基準電圧との間に縦続接
続された複数の抵抗列からなる第２の電圧分圧器と、上
記第１の電圧分圧器と第２の電圧分圧器の複数の出力を
入力して選択的に出力する複数のアナログマルチプレク
サと、アナログ入力信号をサンプリングして一定期間ホ
ールドするサンプリング回路と、一方の入力端に上記サ
ンプリング回路からの信号が入力され、他方の入力端に
上記アナログマルチプレクサからの信号が入力されて信
号電圧の大小の比較を行う複数の比較器と、上記複数の
比較器からの出力を入力とする位置検出論理回路と、こ
の位置検出論理回路の出力を受けてデジタル値に変換す
る符号変換回路とを備え、比較器に入力する電圧分圧器
からの比較基準値を複数のアナログマルチプレクサで切
り換えて複数回のＡ／Ｄ変換を行い、それら複数回のＡ
／Ｄ変換結果を上記符号変換回路で合成することにより
Ａ／Ｄ変換結果を得るようにしたことを特徴とするＡ／
Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063993A JPH06224764A (ja) | 1993-01-26 | 1993-01-26 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063993A JPH06224764A (ja) | 1993-01-26 | 1993-01-26 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224764A true JPH06224764A (ja) | 1994-08-12 |
Family
ID=11755789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063993A Withdrawn JPH06224764A (ja) | 1993-01-26 | 1993-01-26 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224764A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9231577B2 (en) | 2013-05-09 | 2016-01-05 | Socionext Inc. | Comparator |
| CN120847464A (zh) * | 2025-07-23 | 2025-10-28 | 松诺盟科技有限公司 | 一种传感变送器及其电压信号处理电路 |
-
1993
- 1993-01-26 JP JP1063993A patent/JPH06224764A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9231577B2 (en) | 2013-05-09 | 2016-01-05 | Socionext Inc. | Comparator |
| CN120847464A (zh) * | 2025-07-23 | 2025-10-28 | 松诺盟科技有限公司 | 一种传感变送器及其电压信号处理电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |