JPH0310519A - 高利得ｄ／ａ変換出力回路 - Google Patents
高利得ｄ／ａ変換出力回路Info
- Publication number
- JPH0310519A JPH0310519A JP14574789A JP14574789A JPH0310519A JP H0310519 A JPH0310519 A JP H0310519A JP 14574789 A JP14574789 A JP 14574789A JP 14574789 A JP14574789 A JP 14574789A JP H0310519 A JPH0310519 A JP H0310519A
- Authority
- JP
- Japan
- Prior art keywords
- low
- signal
- order
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000003750 conditioning effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シンクロ電機に係わり、特に計装制御装置に
用いられるシンクロ電機出力をディジタル化し、さらに
零調したあとの出力を高精度、高利得で得るためのディ
ジタル信号処理によるＤ／Ａ高利得出力回路に関する。
用いられるシンクロ電機出力をディジタル化し、さらに
零調したあとの出力を高精度、高利得で得るためのディ
ジタル信号処理によるＤ／Ａ高利得出力回路に関する。
従来、クレーンや、ダムのゲートの巻上機の同期運転、
ベルトコンベヤの同期運転、各種センサなどではシンク
ロ電機が用いられており国際的に統一された計装信号が
使用されている。シンクロ電機は巻線型誘導電動機と構
造が同じで、耐風境性（温度、湿度）、振動、衝撃など
に優れている。
ベルトコンベヤの同期運転、各種センサなどではシンク
ロ電機が用いられており国際的に統一された計装信号が
使用されている。シンクロ電機は巻線型誘導電動機と構
造が同じで、耐風境性（温度、湿度）、振動、衝撃など
に優れている。
第３図はこのようなシンクロ電機の出力を計装制御装置
の制御信号として使用する場合の出力信号処理回路を示
すブロック図である。
の制御信号として使用する場合の出力信号処理回路を示
すブロック図である。
図において、シンクロ電機１０１からの出力信号１０２
は、信号変換部１０３のＳ／Ｄ （シンクロ・ディジタ
ル）変換器１０４ （シンバータ：商品名１日本電気精
器株式会社）に人力され、ここで出力信号はディジタル
信号１０５に変換される。
は、信号変換部１０３のＳ／Ｄ （シンクロ・ディジタ
ル）変換器１０４ （シンバータ：商品名１日本電気精
器株式会社）に人力され、ここで出力信号はディジタル
信号１０５に変換される。
このディジタル信号１０５は零調回路１０６に人力され
、所望の値より零値に調整され、零調信号１０７となり
Ｄ／Ａ （ディジタル・アナログ）変換器１０８でアナ
ログ信号１０９に変換される。
、所望の値より零値に調整され、零調信号１０７となり
Ｄ／Ａ （ディジタル・アナログ）変換器１０８でアナ
ログ信号１０９に変換される。
このアナログ信号１０９は分岐され、第１スパン・オフ
セット回路１１０．第２スパン・オフセット回路１１１
でスパン及び零点位置が調整され、それぞれスパン・オ
フセット調整信号１１２．１１３となり、Ｖ／Ｉ（電圧
／電流）変換器１１４およびバッフｙｌ１５に人力され
る。そして、これらのＶ／Ｉ変換器１１４およびバッフ
ァ１１５からそれぞれ４〜２０ｍＡの出力電流１１６お
よび０−１０Ｖの出力電圧１１７が送出される。ここで
、Ｄ／Ａ変換器１０８のアナログ信号１０９は、シンク
ロ角度と出力電圧の関係が０〜ｌ０Ｖ１０°〜３６０°
のように固定されている。
セット回路１１０．第２スパン・オフセット回路１１１
でスパン及び零点位置が調整され、それぞれスパン・オ
フセット調整信号１１２．１１３となり、Ｖ／Ｉ（電圧
／電流）変換器１１４およびバッフｙｌ１５に人力され
る。そして、これらのＶ／Ｉ変換器１１４およびバッフ
ァ１１５からそれぞれ４〜２０ｍＡの出力電流１１６お
よび０−１０Ｖの出力電圧１１７が送出される。ここで
、Ｄ／Ａ変換器１０８のアナログ信号１０９は、シンク
ロ角度と出力電圧の関係が０〜ｌ０Ｖ１０°〜３６０°
のように固定されている。
所で、上記出力電流１１６および出力電圧１１７は、負
荷としての計装制御装置によってはシンクロ電機角度（
０°〜３６０°）との関係が、例えば第４図に示したよ
うに０°〜３２０°が０■〜ＩＯＶまたは４ｍＡ〜２０
ｍＡに対応しなげればならなかったり、また１８°〜３
６０゛がＯＶ〜ＩＯＶまたは４ｍＡ〜２０ｍＡに対応し
なければならない場合がある。このため、従来はスパン
・オフセット回路１１０，１１１によりスパンおよび零
点位置をアナログ的に調整して上記の要件を満たすよう
にしていた。しかしながらこのような従来の方法ではＤ
／Ａ変換器１０８からのアナログ信号１０９をオペアン
プなどでゲイン調整するため、例えばＯ〜１８°が０■
〜ＩＯＶまたは４ｍＡ〜２０ｍＡのような高利得回路を
構成しようとすると、ドリフトやオフセットが大きくな
ってしまうという欠点があった。
荷としての計装制御装置によってはシンクロ電機角度（
０°〜３６０°）との関係が、例えば第４図に示したよ
うに０°〜３２０°が０■〜ＩＯＶまたは４ｍＡ〜２０
ｍＡに対応しなげればならなかったり、また１８°〜３
６０゛がＯＶ〜ＩＯＶまたは４ｍＡ〜２０ｍＡに対応し
なければならない場合がある。このため、従来はスパン
・オフセット回路１１０，１１１によりスパンおよび零
点位置をアナログ的に調整して上記の要件を満たすよう
にしていた。しかしながらこのような従来の方法ではＤ
／Ａ変換器１０８からのアナログ信号１０９をオペアン
プなどでゲイン調整するため、例えばＯ〜１８°が０■
〜ＩＯＶまたは４ｍＡ〜２０ｍＡのような高利得回路を
構成しようとすると、ドリフトやオフセットが大きくな
ってしまうという欠点があった。
本発明は、このような従来の欠点を解決するためになさ
れたもので、Ｄ／Ａ変換器の入力側のディジタル信号を
処理することにより、低ドリフト。
れたもので、Ｄ／Ａ変換器の入力側のディジタル信号を
処理することにより、低ドリフト。
低オフセットでしかも精度の高い高利得出力を与えるこ
とができるディジタル信号処理によるＤ／Ａ高利得出力
回路を提供することを目的とする。
とができるディジタル信号処理によるＤ／Ａ高利得出力
回路を提供することを目的とする。
本発明のディジタル信号処理によるＤ／Ａ高利得出力回
路は、人力された並列バイナリ信号を下位ビットとして
格納する下位アドレスと、付帯するスイッチ回路の切替
えにより高レベルまたは低レベルの信号の組合せとして
構成された上位ビット信号を格納する上位アドレスとを
備えた記憶手段と、前記スイッチ回路の切替えによって
前記上位ビット信号の構成を変更させ、この変更された
上位ビット信号によって予め設定された重みによって下
位ビット信号である入力並列バイナリ信号のビット配列
をシフトさせる論理演算手段とを備えたＲＯＭを主構成
要素とする高利得Ｄ／Ａ変換回路である。
路は、人力された並列バイナリ信号を下位ビットとして
格納する下位アドレスと、付帯するスイッチ回路の切替
えにより高レベルまたは低レベルの信号の組合せとして
構成された上位ビット信号を格納する上位アドレスとを
備えた記憶手段と、前記スイッチ回路の切替えによって
前記上位ビット信号の構成を変更させ、この変更された
上位ビット信号によって予め設定された重みによって下
位ビット信号である入力並列バイナリ信号のビット配列
をシフトさせる論理演算手段とを備えたＲＯＭを主構成
要素とする高利得Ｄ／Ａ変換回路である。
上位ビット信号をスイッチ回路の切替えによってそのビ
ット配列をシフトさせる。この上位ビット信号の切替え
に伴って下位ビット信号である人力された並列バイナリ
信号のビット配列もシフトされる。
ット配列をシフトさせる。この上位ビット信号の切替え
に伴って下位ビット信号である人力された並列バイナリ
信号のビット配列もシフトされる。
この結果、上位ビット信号のシフトを下位から上位にｎ
回行うことによって、下位ビットである入力された並列
バイナリ信号は２ｆｉ倍に増幅されて出力される。
回行うことによって、下位ビットである入力された並列
バイナリ信号は２ｆｉ倍に増幅されて出力される。
以下、本発明による高利得Ｄ／Ａ変換出力回路の一実施
例を図面を参照して詳細に説明する。
例を図面を参照して詳細に説明する。
第１図は本発明の一実施例を組み込んだシンクロ電機出
力信号処理回路を示すブロック図、第２図は第１図の実
施例を詳細に示す回路図である。
力信号処理回路を示すブロック図、第２図は第１図の実
施例を詳細に示す回路図である。
第１図において、シンクロ電機１からの出力信号は、信
号変換部３のＳ／Ｄ変換器４．電調回路６を通して電調
信号７となり、本実施例のＤ／Ａ高利得出力回路１８に
人力される。ここで電調信号７はディジタル的に増幅さ
れ、Ｄ／Ａ変換器８でアナログ信号９に変換される。こ
のアナログ信号９は、第３図により従来例で説明したよ
うにスパン・オフセット回路１０．１１に分岐され、そ
れぞれにおいてスパンおよびオフセット処理が施され、
Ｖ／Ｉ変換器１４またはバッファ１５を通してそれぞれ
４〜２０ｍＡの出力電流１６および０〜１０■の出力電
圧１７が送出される。
号変換部３のＳ／Ｄ変換器４．電調回路６を通して電調
信号７となり、本実施例のＤ／Ａ高利得出力回路１８に
人力される。ここで電調信号７はディジタル的に増幅さ
れ、Ｄ／Ａ変換器８でアナログ信号９に変換される。こ
のアナログ信号９は、第３図により従来例で説明したよ
うにスパン・オフセット回路１０．１１に分岐され、そ
れぞれにおいてスパンおよびオフセット処理が施され、
Ｖ／Ｉ変換器１４またはバッファ１５を通してそれぞれ
４〜２０ｍＡの出力電流１６および０〜１０■の出力電
圧１７が送出される。
ここで、第２図により本実施例のＤ／Ａ高利得出力回路
１８について説明する。
１８について説明する。
図において、記憶手段としての読出専用メモリ（以下Ｒ
ＯＭと略記する。） １９は、第１図の電調回路６から
の電調信号７である並列バイナリ信号Ｔ（ここでは４ビ
ツトとする。）を下位ビットとして格納する下位アドレ
スＡ０〜Ａ、と、これらの下位ビットに対する上位ビッ
トを格納する上位アドレスＡ１、Ａ、とを有している。
ＯＭと略記する。） １９は、第１図の電調回路６から
の電調信号７である並列バイナリ信号Ｔ（ここでは４ビ
ツトとする。）を下位ビットとして格納する下位アドレ
スＡ０〜Ａ、と、これらの下位ビットに対する上位ビッ
トを格納する上位アドレスＡ１、Ａ、とを有している。
このＲＯＭ１９の上位アドレスＡ１、Ａ、にはスイッチ
２０゜２１が接続される。これらのスイッチ２０．２１
は共に電源Ｖ ｅｅまたはＯＶのいずれかに切替え接続
される。例えばスイッチ２０．２１を電源Ｖｃｅ側に接
続すると、対応するアドレスＡ 、、 Ａ Ｓの電位は
共に高レベルになり、ＯＶ側に切替え接続するとアドレ
スＡ４．Ａｓは共に低レベルになる。
２０゜２１が接続される。これらのスイッチ２０．２１
は共に電源Ｖ ｅｅまたはＯＶのいずれかに切替え接続
される。例えばスイッチ２０．２１を電源Ｖｃｅ側に接
続すると、対応するアドレスＡ 、、 Ａ Ｓの電位は
共に高レベルになり、ＯＶ側に切替え接続するとアドレ
スＡ４．Ａｓは共に低レベルになる。
次に、ＲＯＭの有する論理演算機能を利用することによ
り、スイッチ２０．２１の高レベル、低レベル操作の組
合わせによる上位アドレスＡｓ、Ａｓは、人力された並
列バイナリ信号Ｔのビット列を第１表に示すようにシフ
トする。但し、第１表においてＨは高レベルを、Ｌは低
レベルを表わす。
り、スイッチ２０．２１の高レベル、低レベル操作の組
合わせによる上位アドレスＡｓ、Ａｓは、人力された並
列バイナリ信号Ｔのビット列を第１表に示すようにシフ
トする。但し、第１表においてＨは高レベルを、Ｌは低
レベルを表わす。
また以下の説明でも必要に応じ同様の記号を用いる。
第１表
例えば、４桁のビット列Ｔとして００１１（３）を人力
しておき、スイッチ２０をＨに２１をＬにすると、ＲＯ
Ｍの出力は０１１０（６）になる。
しておき、スイッチ２０をＨに２１をＬにすると、ＲＯ
Ｍの出力は０１１０（６）になる。
次にスイッチ２０をＬにし、２１をＨにすると、ＲＯＭ
（７）出力１ｔｌ ｌ ＯＯ（１２） Ｉ：？、＋ル。
（７）出力１ｔｌ ｌ ＯＯ（１２） Ｉ：？、＋ル。
即チ、ＲＯＭへの人力データは、スイッチ２０および２
１の状態（高レベルまたは低レベル）により、予め入力
に対する出力の重みの関係をＲＯＭに記憶させておくこ
とにより入力データをシフトした出力データを得ること
ができ、結果としてＤ／Ａ高利得回路１８のゲインを変
えることができる。
１の状態（高レベルまたは低レベル）により、予め入力
に対する出力の重みの関係をＲＯＭに記憶させておくこ
とにより入力データをシフトした出力データを得ること
ができ、結果としてＤ／Ａ高利得回路１８のゲインを変
えることができる。
以上に示した本実施例のＤ／Ａ高利得出力回路１８によ
って電調回路６からの並列バイナリ信号をディジタル的
に増幅し、次に、スパン・オフセット回路１０．１１に
よりアナログ的に増幅することにより、低ドリフト、低
オフセットで精度が高く、高利得の出力１６．１７を得
ることができる。例えば、第４図に示したように、シン
クロ角度１８°でＩＯＶまたは２０ｍＡの出力を得たい
ときは、ディジタル側で１６倍に増幅し、アナログ的に
２０／１６＝１．２５倍すればよい。
って電調回路６からの並列バイナリ信号をディジタル的
に増幅し、次に、スパン・オフセット回路１０．１１に
よりアナログ的に増幅することにより、低ドリフト、低
オフセットで精度が高く、高利得の出力１６．１７を得
ることができる。例えば、第４図に示したように、シン
クロ角度１８°でＩＯＶまたは２０ｍＡの出力を得たい
ときは、ディジタル側で１６倍に増幅し、アナログ的に
２０／１６＝１．２５倍すればよい。
〔発明の効果〕
以上説明したように、人力された並列バイナリ信号およ
びスイッチ回路の切替えによって高レベルまたは低レベ
ルの信号の組合せとなる上位ビット信号とをそれぞれ格
納するアドレスを備えた記憶手段と、前記上位ビット信
号をスイッチ回路の切替えによって変更させる二とによ
って入力された並列バイナリ信号のビット配列をシフト
させる論理演算手段とを備えたＲＯＭとスイッチとで構
成する簡単な回路により、入力並列バイナリ信号を２″
倍に増幅できる高精度かつ高利得で低ドリフト、低オフ
セットの出力が得られる効果がある。
びスイッチ回路の切替えによって高レベルまたは低レベ
ルの信号の組合せとなる上位ビット信号とをそれぞれ格
納するアドレスを備えた記憶手段と、前記上位ビット信
号をスイッチ回路の切替えによって変更させる二とによ
って入力された並列バイナリ信号のビット配列をシフト
させる論理演算手段とを備えたＲＯＭとスイッチとで構
成する簡単な回路により、入力並列バイナリ信号を２″
倍に増幅できる高精度かつ高利得で低ドリフト、低オフ
セットの出力が得られる効果がある。
第１図は本発明によるＤ／Ａ高利得出力回路の一実施例
を組み込んだシンクロ電機出力信号処理回路を示すブロ
ック図、第２図は第１図の実施例を詳細に示す説明図、
第３図は従来のシンクロ電機の出力信号処理回路を示す
ブロック図、第４図はシンクロ角度とシンクロ電機出力
との関係を示すグラフである。 ｌ・・・シンクロ電機、 ３・・・信号変換部、 ４・・・Ｓ／Ｄ変換器、 ６・・・電調回路、 ８・・・Ａ／Ｄ変換器、 １０・・・第１スパン・オフセット回路、１１・・・第
２スパン・オフセット回路、１４・・・Ｖ／Ｉ変換器、 １５・・・バッファ、 １８・・・Ｄ／Ａ高利得出力回路、 １９・・・続出専用メモリ （ＲＯＭ）２０．２１・・
・スイッチ。
を組み込んだシンクロ電機出力信号処理回路を示すブロ
ック図、第２図は第１図の実施例を詳細に示す説明図、
第３図は従来のシンクロ電機の出力信号処理回路を示す
ブロック図、第４図はシンクロ角度とシンクロ電機出力
との関係を示すグラフである。 ｌ・・・シンクロ電機、 ３・・・信号変換部、 ４・・・Ｓ／Ｄ変換器、 ６・・・電調回路、 ８・・・Ａ／Ｄ変換器、 １０・・・第１スパン・オフセット回路、１１・・・第
２スパン・オフセット回路、１４・・・Ｖ／Ｉ変換器、 １５・・・バッファ、 １８・・・Ｄ／Ａ高利得出力回路、 １９・・・続出専用メモリ （ＲＯＭ）２０．２１・・
・スイッチ。
Claims (1)
- 【特許請求の範囲】 １、入力された並列バイナリ信号を下位ビット信号とし
て格納する下位アドレスと、付帯するスイッチ回路の切
替えにより高レベルまたは低レベルの信号の組合せとし
て構成された上位ビット信号を格納する上位アドレスと
を備えた記憶手段と、前記スイッチ回路の切替えによっ
て前記上位ビット信号の構成を変更させ、この変更され
た上位ビット信号によって予め設定された重みによって
下位ビット信号である入力並列バイナリ信号のビット配
列をシフトさせる論理演算手段と、 を備えたことを特徴とする高利得Ｄ／Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14574789A JPH0310519A (ja) | 1989-06-08 | 1989-06-08 | 高利得ｄ／ａ変換出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14574789A JPH0310519A (ja) | 1989-06-08 | 1989-06-08 | 高利得ｄ／ａ変換出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310519A true JPH0310519A (ja) | 1991-01-18 |
Family
ID=15392219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14574789A Pending JPH0310519A (ja) | 1989-06-08 | 1989-06-08 | 高利得ｄ／ａ変換出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310519A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386908A (ja) * | 1986-09-30 | 1988-04-18 | Yamaha Corp | 利得調整回路 |
-
1989
- 1989-06-08 JP JP14574789A patent/JPH0310519A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386908A (ja) * | 1986-09-30 | 1988-04-18 | Yamaha Corp | 利得調整回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4868571A (en) | Digital to analog converter | |
| US5283580A (en) | Current/resistor digital-to-analog converter having enhanced integral linearity and method of operation | |
| JP3130528B2 (ja) | ディジタル・アナログ変換器 | |
| US4896157A (en) | Digital to analog converter having single resistive string with shiftable voltage thereacross | |
| US3789389A (en) | Method and circuit for combining digital and analog signals | |
| JPS59193621A (ja) | デジタル−アナログ変換回路 | |
| US3832707A (en) | Low cost digital to synchro converter | |
| JPS63290413A (ja) | ディジタル信号処理回路 | |
| US4072940A (en) | Digital to analog resolver converter | |
| JPH07254830A (ja) | 電子ボリューム回路 | |
| EP0074860A3 (en) | Digital-to-analog converter | |
| KR100282443B1 (ko) | 디지탈/아날로그 컨버터 | |
| JPH02159124A (ja) | 平方根ディジタル―アナログ変換器 | |
| JP2964460B2 (ja) | アナログ・スイッチを用いた零ホールド回路 | |
| KR930007592Y1 (ko) | Da 변환기 | |
| JP2680940B2 (ja) | Ｄ／ａ変換器 | |
| JPS5854708Y2 (ja) | レンジ切換器 | |
| SU1049929A1 (ru) | Функциональный преобразователь | |
| KR100356813B1 (ko) | 커런트 셀 타입 디지털-아날로그 변환기 | |
| KR100727538B1 (ko) | 온도계 코드 생성 장치 | |
| JPS615625A (ja) | Ｄａコンバ−タの直線性の補正装置 | |
| CN119276266A (zh) | 一种高线性度的数模转换器 | |
| JPH0213326B2 (ja) | ||
| JPH0829194A (ja) | シンクロ電機の信号変換部における高利得ｄ／ａ変換回路 | |
| Chang | Fast D/A and A/D converters |