JPH04365373A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH04365373A
JPH04365373A JP3140567A JP14056791A JPH04365373A JP H04365373 A JPH04365373 A JP H04365373A JP 3140567 A JP3140567 A JP 3140567A JP 14056791 A JP14056791 A JP 14056791A JP H04365373 A JPH04365373 A JP H04365373A
Authority
JP
Japan
Prior art keywords
oxide film
input
gate oxide
integrated circuit
transistor
Prior art date
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Pending
Application number
JP3140567A
Other languages
English (en)
Inventor
Nagayoshi Toyoda
豊田　修至
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to US07/896,668 priority patent/US5285095A/en
Publication of JPH04365373A publication Critical patent/JPH04365373A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
する。
【０００２】
【従来の技術】従来の半導体集積回路装置に於いては、
図２に示す様に、ゲートアレーにおける内部セル部など
の内部回路のＭＯＳトランジスタ（内部トランジスタ）
と入出力保護回路や入出力セル部などの入出力部のＭＯ
Ｓトランジスタ（入出力トランジスタ）では、ゲート酸
化膜３Ｃは、互いに同時に形成され、膜厚も当然の事な
がら同じとなっている。最近では、内部トランジスタの
能力を向上させるため、ゲート電極を細くする、ゲート
酸化膜を薄くする等の手段が取られている。
【０００３】しかしながら、このような手段による素子
の微細化に伴い、静電破壊などの外部サージによる耐性
を考えなくてはならなくなる。
【０００４】耐性向上の方法としては、入出力トランジ
スタのゲート長を内部トランジスタと同様の微細化を行
なわず、異なる太さにする方法及び、ゲートの幅を広く
する等の手段が取られている。
【０００５】
【発明が解決しようとする課題】前述した従来の方法に
よる静電破壊に対する耐性の向上は、ある程度のゲート
酸化膜厚を持つ入出力トランジスタに対しては効果的で
あるが、近年のトランジスタの微細化によるゲート酸化
膜の超薄膜化では、外部サージによるゲート酸化膜その
ものの耐圧が問題となってきている。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、第１のＭＩＳトランジスタを含む内部回路と、
前記第１のＭＩＳトランジスタよりゲート絶縁膜の厚い
第２のＭＩＳトランジスタを含む入出力回路とを有する
というものである。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。
【０００８】図１は、本発明の一実施例を示す半導体チ
ップの断面図である。
【０００９】内部セル部のＭＯＳトランジスタのゲート
酸化膜３ｂの厚さは約１５ｎｍ、入出力部のＭＯＳトラ
ンジスタのゲート酸化膜３ａの厚さは約２０ｎｍになっ
ている。
【００１０】次に、この一実施例の製造方法について説
明する。
【００１１】まず、図３に示す如く、既存の方法により
素子分離領域であるフィールド酸化膜２をシリコン基板
１上に約６００ｎｍ程度の膜厚で形成した後、活性領域
にゲート酸化膜３ｄを約１５ｎｍ程度熱酸化により形成
する。この時の膜厚は、当然の事ながら、内部セル部と
入出力部で同じとなる。
【００１２】次に、図４に示す如く、入出力部のみをフ
ォトレジスト膜７でマスクする様に既存の方法によりパ
ターニングを行ない、次いで、ウェットエッチングによ
り内部セル部のゲート酸化膜３ｄのみを除去する。
【００１３】次に、図５に示す如く、パターンニングに
用いたフォトレジスト膜７を除去した後、再度熱酸化に
よりゲート酸化膜３ａ，３ｂの形成を行なう。この時、
ゲート酸化膜が新たに形成される内部セル部でのゲート
酸化膜３ｂの膜厚を約１５ｎｍ程度にした場合、入出力
部のゲート酸化膜３ａの膜厚は、約２０ｎｍ程度になる
。しかしながら、この膜厚の違いは、図５で示される、
熱酸化を含むゲート酸化膜の形成条件により異なる膜厚
比にすることが可能である。
【００１４】次に、図１に示す如く、既存の方法により
ゲート電極４及び不純物拡散層（ソース・ドレイン領域
）６を形成し、最終的に内部セル部と入出力部でゲート
酸化膜の膜厚が異なるトランジスタが形成される。
【００１５】このようにして形成された半導体装置は、
内部セル部では、ゲート酸化膜３ｂが十分薄く形成され
る為、トランジスタの能力を向上でき、また、入出力部
では、ゲート酸化膜３ａが厚く形成される為、外部サー
ジ等による静電破壊耐性の向上が可能となる。
【００１６】ところで、近年では、トランジスタの超微
細化により、半導体装置の駆動電圧そのものが、従来の
５Ｖではきびしい情況となってきた。そこで、最近では
駆動電圧を低くし、例えば、３．３Ｖで動作させる必要
性が生じてきた。これは、トランジスタそのものが、５
Ｖ動作ではホットキャリア等による劣化により、寿命が
極端に短くなるからである。
【００１７】しかし、これは内部セル部に用いられるト
ランジスタについて言える事であり、入出力部に用いら
れるトランジスタは、駆動能力等を考えた場合、３．３
Ｖよりもむしろ５Ｖの方が好ましい。すなわち、内部セ
ル部と入出力部で異なる電源電圧を用いる事になる。
【００１８】この時、本発明による構造のトランジスタ
を用いれば、双方において能力を低下させずかつ、静電
破壊に対し、十分耐圧のある半導体装置が得られる。
【００１９】
【発明の効果】以上述べた様に入出力部のＭＩＳトラン
ジスタのゲート絶縁膜厚を内部回路部のトランジスタの
ゲート絶縁膜厚より厚くすることで、半導体集積回路装
置の外部からのサージ等による静電破壊に対する耐性を
向上できるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示す半導体チップの断面図
である。
【図２】従来例を示す半導体チップの断面図である。
【図３】本発明の一実施例の製造方法の説明に使用する
半導体チップの断面図である。
【図４】本発明の一実施例の製造方法の説明に使用する
半導体チップの断面図である。
【図５】本発明の一実施例の製造方法の説明に使用する
半導体チップの断面図である。
【符号の説明】
１　　　　シリコン基板 ２　　　　フィールド酸化膜 ３ａ，３ｂ，３ｃ，３ｄ　　　　ゲート酸化膜４　　　
　ゲート電極 ５　　　　酸化膜 ６　　　　不純物拡散層（ソース・ドレイン領域）７　
　　　フォトレジスト膜

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　第１のＭＩＳトランジスタを含む内部
    回路と、前記第１のＭＩＳトランジスタよりゲート絶縁
    膜の厚い第２のＭＩＳトランジスタを含む入出力回路と
    を有することを特徴とする半導体集積回路装置。
  2. 【請求項２】　　ＭＩＳトランジスタはＭＯＳトランジ
    スタである請求項１記載の半導体集積回路装置。
JP3140567A 1991-06-13 1991-06-13 半導体集積回路装置 Pending JPH04365373A (ja)

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US07/896,668 US5285095A (en) 1991-06-13 1992-06-10 Semiconductor integrated circuit with input protective transistor effective against electric surge

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