JPH02198167A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02198167A JPH02198167A JP1016139A JP1613989A JPH02198167A JP H02198167 A JPH02198167 A JP H02198167A JP 1016139 A JP1016139 A JP 1016139A JP 1613989 A JP1613989 A JP 1613989A JP H02198167 A JPH02198167 A JP H02198167A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- semiconductor device
- melting point
- point metal
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関するもので、特に、相補型Ｍ
ＩＳＦＥＴ （ＣＭＩＳＦＥＴ）を有する半導体装置の
形成に適用して有効な技術に関するものである。
ＩＳＦＥＴ （ＣＭＩＳＦＥＴ）を有する半導体装置の
形成に適用して有効な技術に関するものである。
［従来の技術］
従来の０ＭＯ８を有する半導体装置では、ゲート電極の
材料としてはＮＭＯ８および２ＭＯ８共にリンをドープ
したＮ４″型ポリシリコンを用いていた。このような技
術については、例えば、１９８７年６月に発行された「
電子材料」第５２頁〜第５６頁に記載されている。
材料としてはＮＭＯ８および２ＭＯ８共にリンをドープ
したＮ４″型ポリシリコンを用いていた。このような技
術については、例えば、１９８７年６月に発行された「
電子材料」第５２頁〜第５６頁に記載されている。
［発明が解決しようとする課題］
しかし、上記のような従来技術では、ＮＭＯ５（７）Ｖ
ＦＢは−０，８Ｖ程度、ＰＭＯＳのＶ Ｆ ａは−０，
２Ｖ程度であルノテ、ＮＭＯ８，ＰＭＯＳ共にエンハン
スメント型とするために、ＮＭＯＳ 。
ＦＢは−０，８Ｖ程度、ＰＭＯＳのＶ Ｆ ａは−０，
２Ｖ程度であルノテ、ＮＭＯ８，ＰＭＯＳ共にエンハン
スメント型とするために、ＮＭＯＳ 。
２ＭＯ８共にチャネル部分にボロンをドープシテいた。
即ち、ＮＭＯ８では１表面がら１００人以内の領域にチ
ャネルが形成される表面チャネル型であるのに対して、
ＰＭＯＳでは、表面がＰ型になるので、ＮＭＯＳよりも
深い領域にまでチャネルが形成される埋込みチャネル型
であった。しかしながら、この埋込みチャネル型のＭＯ
Ｓは、表面チャネル型のＭＯＳに比べてショートチャネ
ル効果（ゲート長の加工バラツキに対してしきい電圧が
変動する現象）が顕著であり、ゲート長を１μｍより短
くする際の障害となっていた。
ャネルが形成される表面チャネル型であるのに対して、
ＰＭＯＳでは、表面がＰ型になるので、ＮＭＯＳよりも
深い領域にまでチャネルが形成される埋込みチャネル型
であった。しかしながら、この埋込みチャネル型のＭＯ
Ｓは、表面チャネル型のＭＯＳに比べてショートチャネ
ル効果（ゲート長の加工バラツキに対してしきい電圧が
変動する現象）が顕著であり、ゲート長を１μｍより短
くする際の障害となっていた。
本発明は、ＰＭＯ８＋ＪＮＭＯ８と同様に表面チャネル
型とし、ショートチャネルであっても良好な特性が得ら
れる構造を持つ半導体装置を提供することを目的として
いる。
型とし、ショートチャネルであっても良好な特性が得ら
れる構造を持つ半導体装置を提供することを目的として
いる。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
本発明に係る半導体装置は、ＮチャネルＭＩＳＦＥＴ側
のゲート電極をＮ型ポリシリコンの１層、またはＮ型ポ
リシリコンと高融点金属もしくは高融点金属のシリサイ
ドとの２層で構成し、ＰチャネルＭＩＳＦＥＴ側のゲー
ト電極を高融点金属または高融点金属のシリサイドで構
成するようにしたものである。
のゲート電極をＮ型ポリシリコンの１層、またはＮ型ポ
リシリコンと高融点金属もしくは高融点金属のシリサイ
ドとの２層で構成し、ＰチャネルＭＩＳＦＥＴ側のゲー
ト電極を高融点金属または高融点金属のシリサイドで構
成するようにしたものである。
［作用］
上記した手段によれば、ＰチャネルＭＩＳＦＥＴ側のゲ
ート電極をＮ型シリコンよりも仕事関数の大きい高融点
金属およびシリサイドで構成しているので、ＶＦＲが正
となり、ＰチャネルＭＩＳＦＥＴ側のチャネル部分にボ
ロンイオンを注入しＰ型化しなくとも、Ｖｔｈを所定の
値（Ｖｔｈ＜０）に設定できる。その結果、Ｐチャネル
ＭＩＳＦＥＴは表面チャネル型となり、ショートチャネ
ル効果が緩和される。
ート電極をＮ型シリコンよりも仕事関数の大きい高融点
金属およびシリサイドで構成しているので、ＶＦＲが正
となり、ＰチャネルＭＩＳＦＥＴ側のチャネル部分にボ
ロンイオンを注入しＰ型化しなくとも、Ｖｔｈを所定の
値（Ｖｔｈ＜０）に設定できる。その結果、Ｐチャネル
ＭＩＳＦＥＴは表面チャネル型となり、ショートチャネ
ル効果が緩和される。
［実施例１
以下、本発明に係る半導体装置の実施例を図面に基づい
て詳細に説明する。
て詳細に説明する。
第１図には実施例である０ＭＯ８ＦＥＴの断面図が示さ
れている。
れている。
この半導体装置は、特に制限はされないが、ツインタブ
型の０ＭＯ８ＦＥＴであり、高抵抗の半導体基板１内に
Ｐウェル２およびＮウェル３が形成され、Ｐウェル２内
にＮチャネルＭＯＳＦＥＴが構成され、一方、Ｎウェル
３内にはＰチャネルＭＯ３ＦＥＴが構成された構造とな
っている。
型の０ＭＯ８ＦＥＴであり、高抵抗の半導体基板１内に
Ｐウェル２およびＮウェル３が形成され、Ｐウェル２内
にＮチャネルＭＯＳＦＥＴが構成され、一方、Ｎウェル
３内にはＰチャネルＭＯ３ＦＥＴが構成された構造とな
っている。
ここで、ＮチャネルＭＯＳＦＥＴは、Ｐウェル２内に形
成されるＮ＋型不純物層４，５と、Ｐウェル２上にゲー
ト酸化膜６を介して設けられたゲート電極７とから構成
されている。このうちゲート電極７はＮ＋型ポリシリコ
ン、Ｎ＋型ポリシリコンと高融点金属、Ｎ＋型ポリシリ
コンと高融点金属のシリサイドから構成されている。
成されるＮ＋型不純物層４，５と、Ｐウェル２上にゲー
ト酸化膜６を介して設けられたゲート電極７とから構成
されている。このうちゲート電極７はＮ＋型ポリシリコ
ン、Ｎ＋型ポリシリコンと高融点金属、Ｎ＋型ポリシリ
コンと高融点金属のシリサイドから構成されている。
一方、ＰチャネルＭＯ８ＦＥＴは、Ｎウェル３内に形成
されるＰ＋＋不純物層８，９と、Ｎウェル３上にゲート
酸化膜６を介して設けられたゲート電極１１とから構成
されている。このうちゲート電極１１は高融点金属また
はそのシリサイドから構成されている。具体的には、ゲ
ート電極１１は、例えば、Ｍｏ、Ｗ等の高融点金属また
はＭ ｏ Ｓ ｉｓｖ ＷＳｉ、、ＴｉＳｉ、、Ｔａ５
ｉｚ等の高融点金属シリサイドから構成されている６ なお、第１図において符号１４はＰＳＧ膜を表し、との
ＰＳＧ膜１４に設けられたコンタクト孔１４ａ、１４ｂ
、１４ｃ、１４ｄを通じて上記不純物層４，５，８．９
はそれぞれアルミニウム配線１５ａ、１５ｂ、１５ｃ、
１５ｄに接続されている。また、第１図において符号１
２はＰ＋チャネルストッパを表している。
されるＰ＋＋不純物層８，９と、Ｎウェル３上にゲート
酸化膜６を介して設けられたゲート電極１１とから構成
されている。このうちゲート電極１１は高融点金属また
はそのシリサイドから構成されている。具体的には、ゲ
ート電極１１は、例えば、Ｍｏ、Ｗ等の高融点金属また
はＭ ｏ Ｓ ｉｓｖ ＷＳｉ、、ＴｉＳｉ、、Ｔａ５
ｉｚ等の高融点金属シリサイドから構成されている６ なお、第１図において符号１４はＰＳＧ膜を表し、との
ＰＳＧ膜１４に設けられたコンタクト孔１４ａ、１４ｂ
、１４ｃ、１４ｄを通じて上記不純物層４，５，８．９
はそれぞれアルミニウム配線１５ａ、１５ｂ、１５ｃ、
１５ｄに接続されている。また、第１図において符号１
２はＰ＋チャネルストッパを表している。
次に、上記半導体装置の製造方法を第２図および第１図
に基づいて説明する。
に基づいて説明する。
半導体基板１にＰウェル２、Ｎウェル３を形成した後に
、Ｐウェル２にＰ＋チャネルストッパ１２を形成すると
共に素子分離領域にフィールド酸化膜１３を形成する１
次に、必要があればＮチャネルＭＯＳ側にボロン、Ｐチ
ャネルＭＯ８側にリンを注入し、ｖｔｈの調節を行う。
、Ｐウェル２にＰ＋チャネルストッパ１２を形成すると
共に素子分離領域にフィールド酸化膜１３を形成する１
次に、必要があればＮチャネルＭＯＳ側にボロン、Ｐチ
ャネルＭＯ８側にリンを注入し、ｖｔｈの調節を行う。
その後、ゲート酸化膜６を形成した後に、例えばポリシ
リコンを低圧ＣＶＤによって全面に堆積した後にリン処
理を行いＮ型化し、その後にリソグラフィーとそれに伴
うエツチングによってゲート電極７を形成する。次に、
半導体基板１の上全面に例えばＴａまたはＴａ５ｉｌを
スパッタリングあるいはＣｖＤによって堆積した後に、
リソグラフィーおよびエツチングによってゲート電極１
１を形成する。
リコンを低圧ＣＶＤによって全面に堆積した後にリン処
理を行いＮ型化し、その後にリソグラフィーとそれに伴
うエツチングによってゲート電極７を形成する。次に、
半導体基板１の上全面に例えばＴａまたはＴａ５ｉｌを
スパッタリングあるいはＣｖＤによって堆積した後に、
リソグラフィーおよびエツチングによってゲート電極１
１を形成する。
なお、この際ゲート電極７の側壁にＴａまたはＴａＳｉ
、のサイドウオールが形成されやすいので、テーバ形状
となるようにゲート電極７を加工しても良い。ここまで
、終了した状態が第２図に示されている。
、のサイドウオールが形成されやすいので、テーバ形状
となるようにゲート電極７を加工しても良い。ここまで
、終了した状態が第２図に示されている。
次に、Ｎ１型不純物層４，５とＰ＋＋型不純物層８．９
とをレジストマスクを介してそれぞれＡｓ、Ｂイオン注
入によって１０２０１−３程度の濃度で形成した後、Ｐ
ＳＧ膜１４を低圧ＣＶＤによって形成し、コンタクト孔
１４ａ、１４ｂ、１４ｃ、１４ｄを開口した後にアルミ
ニウム配線１５ａ、１５ｂ、１５ｃ、１５ｄを形成する
ことにより、第１図に示す半導体装置が完成する。
とをレジストマスクを介してそれぞれＡｓ、Ｂイオン注
入によって１０２０１−３程度の濃度で形成した後、Ｐ
ＳＧ膜１４を低圧ＣＶＤによって形成し、コンタクト孔
１４ａ、１４ｂ、１４ｃ、１４ｄを開口した後にアルミ
ニウム配線１５ａ、１５ｂ、１５ｃ、１５ｄを形成する
ことにより、第１図に示す半導体装置が完成する。
なお、ＮチャネルＭＯ３ＦＥＴとＰチャネル間Ｏ８ＦＥ
Ｔとを例えばインバータ接続する場合には、ゲート電極
７，１１同士の接続はアルミニウム配線を介しても行う
ことができるが、第３図に示すように、ゲート電極７に
一部重畳するようにしてゲート電極１１を設けるように
して行っても良い。
Ｔとを例えばインバータ接続する場合には、ゲート電極
７，１１同士の接続はアルミニウム配線を介しても行う
ことができるが、第３図に示すように、ゲート電極７に
一部重畳するようにしてゲート電極１１を設けるように
して行っても良い。
なお、第１図に示す半導体装置にＬＤＤ構造を適用する
ことも可能であり、第４図に示すように、ゲート電極７
，１１を加工後、それぞれＰ（リン）、Ｂ（ボロン）を
Ｉ Ｘ １０”ｃｓ−’程度注入し、低濃度拡散領域４
ａ、５ａ、８ａ、９ａを形成した後に、側壁絶縁膜１６
．１７を熱酸化によりまたはＣＶＤにより形成した絶縁
膜のエッチバックによって形成した後に高濃度拡散領域
４，５，８゜９を形成しても良い。
ことも可能であり、第４図に示すように、ゲート電極７
，１１を加工後、それぞれＰ（リン）、Ｂ（ボロン）を
Ｉ Ｘ １０”ｃｓ−’程度注入し、低濃度拡散領域４
ａ、５ａ、８ａ、９ａを形成した後に、側壁絶縁膜１６
．１７を熱酸化によりまたはＣＶＤにより形成した絶縁
膜のエッチバックによって形成した後に高濃度拡散領域
４，５，８゜９を形成しても良い。
上記のように構成された半導体装置によれば次のような
効果を得ることができる。
効果を得ることができる。
即ち、上記実施例の半導体装置によれば、ＰチャネルＭ
Ｏ８ＦＥＴ側のゲート電極１１をＮ型シリコンよりも仕
事関数の大きい高融点金属およびシリサイドで構成して
いるので、ＶＦＲが正となり、ＰチャネルＭＯ８ＦＥＴ
側のチャネル部分にボロンイオンを注入しＰ型化しなく
とも、Ｖｔｈを所定の値（ｖｔｈ＜Ｏ）に設定できる。
Ｏ８ＦＥＴ側のゲート電極１１をＮ型シリコンよりも仕
事関数の大きい高融点金属およびシリサイドで構成して
いるので、ＶＦＲが正となり、ＰチャネルＭＯ８ＦＥＴ
側のチャネル部分にボロンイオンを注入しＰ型化しなく
とも、Ｖｔｈを所定の値（ｖｔｈ＜Ｏ）に設定できる。
その結果、ＰチャネルＭＯ３ＦＥＴは表面チャネル型と
なり、ショートチャネル効果が緩和される。
なり、ショートチャネル効果が緩和される。
また、第５図（Ａ）、（Ｂ）には本発明に係る半導体装
置の第２の実施例の製造プロセスが示されている。
置の第２の実施例の製造プロセスが示されている。
この第２の実施例の半導体装置は、ＮチャネルＭＯ８Ｆ
ＥＴ側のゲート電極７をＮ＋型ポリシリコンとＴａ等の
高融点金属もしくはＴ ａ Ｓ ｌ ｚ等の高融点金属
シリサイドとで構成し、一方、ＰチャネルＭＯ８ＦＥＴ
側のゲート電極１１をＴａ等の高融点金属もしくはＴａ
Ｓｉ２等の高融点金属シリサイドで構成したものである
。
ＥＴ側のゲート電極７をＮ＋型ポリシリコンとＴａ等の
高融点金属もしくはＴ ａ Ｓ ｌ ｚ等の高融点金属
シリサイドとで構成し、一方、ＰチャネルＭＯ８ＦＥＴ
側のゲート電極１１をＴａ等の高融点金属もしくはＴａ
Ｓｉ２等の高融点金属シリサイドで構成したものである
。
その際の形成プロセスとしては、第５図（Ａ）に示すよ
うに、Ｎチャネル領域となる部分の上にＮ“型ポリシリ
コンを形成し、その後、半導体基板１の上全面にＴａ等
の高融点金属もしくはＴａＳｉ２等の高融点金属シリサ
イドを形成し、リソグラフィーとエツチングによってＴ
ａ等の高融点金属もしくはＴａＳｉ２等の高融点金属シ
リサイドを加工する。第５図（Ａ）において符号２１は
その際に用いられるレジストマスクを表す。次に、この
加工されたＴａ等の高融点金属もしくはＴａＳｉ□等の
高融点金属シリサイドをマスクにＮ＋型ポリシリコンを
加工すれば、Ｎチャネル領域となる部分の上にのみセル
ファラインで２層膜が形成される。ここまで終了した状
態が第５図（Ｂ）に示されている。
うに、Ｎチャネル領域となる部分の上にＮ“型ポリシリ
コンを形成し、その後、半導体基板１の上全面にＴａ等
の高融点金属もしくはＴａＳｉ２等の高融点金属シリサ
イドを形成し、リソグラフィーとエツチングによってＴ
ａ等の高融点金属もしくはＴａＳｉ２等の高融点金属シ
リサイドを加工する。第５図（Ａ）において符号２１は
その際に用いられるレジストマスクを表す。次に、この
加工されたＴａ等の高融点金属もしくはＴａＳｉ□等の
高融点金属シリサイドをマスクにＮ＋型ポリシリコンを
加工すれば、Ｎチャネル領域となる部分の上にのみセル
ファラインで２層膜が形成される。ここまで終了した状
態が第５図（Ｂ）に示されている。
このような構造とすれば、ゲート電極７の低抵抗化が図
れることになる。
れることになる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもな塾）。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもな塾）。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
本発明に係る半導体装置は、ＮチャネルＭＩＳＦＥＴ側
のゲート電極をＮ型ポリシリコンの１層、またはＮ型ポ
リシリコンと高融点金属もしくは高融点金属のシリサイ
ドとの２層で構成し、Ｐチャネル部分 ５ＦＥＴ側のゲ
ート電極を高融点金属または高融点金属のシリサイドで
構成するようにしたので、ＶＦＢが正となり、Ｐチャネ
ルＭＩＳ側のチャネル部分にボロンイオンを注入しＰ型
化しなくとも、Ｖｔｈを所定の値（Ｖｔｈ＜Ｏ）に設定
できる。その結果、ＰチャネルＭＩＳは表面チャネル型
となり、ショートチャネル効果が緩和される。
のゲート電極をＮ型ポリシリコンの１層、またはＮ型ポ
リシリコンと高融点金属もしくは高融点金属のシリサイ
ドとの２層で構成し、Ｐチャネル部分 ５ＦＥＴ側のゲ
ート電極を高融点金属または高融点金属のシリサイドで
構成するようにしたので、ＶＦＢが正となり、Ｐチャネ
ルＭＩＳ側のチャネル部分にボロンイオンを注入しＰ型
化しなくとも、Ｖｔｈを所定の値（Ｖｔｈ＜Ｏ）に設定
できる。その結果、ＰチャネルＭＩＳは表面チャネル型
となり、ショートチャネル効果が緩和される。
第１図は本発明に係る半導体装置の実施例を示す一部縦
断面図。 第２図は第１図の半導体装置の製造方法の途中工程を示
す縦断面図、 第３図はゲート電極同士の接続構造の一例を示す半導体
装置の一部縦断面図。 第４図は第１図の半導体装置の応用例を示す一部断面図
。 第５図（Ａ）、（Ｂ）は本発明に係る半導体装置の他の
実施例の形成プロセスの一例を示す一部縦断面図である
。 １・・・・半導体基板、８，１１・・・・ゲート電極。
断面図。 第２図は第１図の半導体装置の製造方法の途中工程を示
す縦断面図、 第３図はゲート電極同士の接続構造の一例を示す半導体
装置の一部縦断面図。 第４図は第１図の半導体装置の応用例を示す一部断面図
。 第５図（Ａ）、（Ｂ）は本発明に係る半導体装置の他の
実施例の形成プロセスの一例を示す一部縦断面図である
。 １・・・・半導体基板、８，１１・・・・ゲート電極。
Claims (1)
- 【特許請求の範囲】 １、相補型ＭＩＳを備えた半導体装置において、Ｎチャ
ネルＭＩＳ側のゲート電極をＮ型ポリシリコンの１層、
またはＮ型ポリシリコンと高融点金属もしくは高融点金
属のシリサイドとの２層で構成し、ＰチャネルＭＩＳ側
のゲート電極を高融点金属または高融点金属のシリサイ
ドで構成したことを特徴とする半導体装置。 ２、ＮチャネルＭＩＳおよびＰチャネルＭＩＳは共にエ
ンハンスメント型として構成されていることを特徴とす
る請求項１記載の半導体装置。 ３、ＮチャネルＭＩＳのゲート電極とＰチャネルＭＩＳ
のゲート電極との接続は、相互を重畳させることによっ
てなされていることを特徴とする請求項１または請求項
２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016139A JPH02198167A (ja) | 1989-01-27 | 1989-01-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1016139A JPH02198167A (ja) | 1989-01-27 | 1989-01-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02198167A true JPH02198167A (ja) | 1990-08-06 |
Family
ID=11908169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1016139A Pending JPH02198167A (ja) | 1989-01-27 | 1989-01-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02198167A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997008752A1 (fr) * | 1995-08-25 | 1997-03-06 | Hitachi, Ltd. | Dispositif semiconducteur mis |
| JP2003142601A (ja) * | 2001-11-01 | 2003-05-16 | Hynix Semiconductor Inc | 半導体素子のｃｍｏｓ及びその製造方法 |
| JP2004503932A (ja) * | 2000-06-12 | 2004-02-05 | モトローラ・インコーポレイテッド | Ｃｍｏｓプロセスのためのデュアルメタルゲートトランジスタ |
| JP2008300869A (ja) * | 2001-04-11 | 2008-12-11 | Samsung Electronics Co Ltd | デュアルゲートを有するｃｍｏｓ型半導体装置形成方法 |
| WO2009157114A1 (ja) * | 2008-06-24 | 2009-12-30 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1989
- 1989-01-27 JP JP1016139A patent/JPH02198167A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997008752A1 (fr) * | 1995-08-25 | 1997-03-06 | Hitachi, Ltd. | Dispositif semiconducteur mis |
| JP2004503932A (ja) * | 2000-06-12 | 2004-02-05 | モトローラ・インコーポレイテッド | Ｃｍｏｓプロセスのためのデュアルメタルゲートトランジスタ |
| JP2008300869A (ja) * | 2001-04-11 | 2008-12-11 | Samsung Electronics Co Ltd | デュアルゲートを有するｃｍｏｓ型半導体装置形成方法 |
| JP2003142601A (ja) * | 2001-11-01 | 2003-05-16 | Hynix Semiconductor Inc | 半導体素子のｃｍｏｓ及びその製造方法 |
| WO2009157114A1 (ja) * | 2008-06-24 | 2009-12-30 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5397715A (en) | MOS transistor having increased gate-drain capacitance | |
| JPS61177769A (ja) | 半導体装置 | |
| JPS6119164A (ja) | 相補型集積回路とその製造方法 | |
| US20050205938A1 (en) | Semiconductor device and method of manufacture the same | |
| US6188111B1 (en) | Dual gate semiconductor device for shortening channel length | |
| JPH02198167A (ja) | 半導体装置 | |
| JPS62149163A (ja) | 相補型ｍｏｓ集積回路の製造方法 | |
| US5086008A (en) | Process for obtaining high-voltage N channel transistors particularly for EEPROM memories with CMOS technology | |
| JPS63244874A (ja) | 入力保護回路 | |
| JP3125929B2 (ja) | 半導体装置の製造方法 | |
| JPH01155654A (ja) | 相補型集積回路 | |
| JPH0351313B2 (ja) | ||
| JP2000183177A (ja) | 半導体装置の製造方法 | |
| JPH01194349A (ja) | 半導体装置 | |
| JP2845899B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0287568A (ja) | 半導体装置の製造方法 | |
| JPH09107038A (ja) | Ｃｍｏｓトランジスターの製造方法 | |
| JPH05291568A (ja) | 半導体装置 | |
| EP1225627A2 (en) | Semiconductor integrated circuit device and manufacture method therefor | |
| JP3138263B2 (ja) | 半導体装置の製造方法 | |
| JPH03105981A (ja) | 半導体集積回路装置 | |
| JPS6370553A (ja) | 半導体集積回路装置及びその製造方法 | |
| US20020008259A1 (en) | Method of fabricating a semiconductor device with an open drain input/output terminal | |
| JP2948256B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3196313B2 (ja) | 半導体装置の製造方法 |