JPH02280439A - 先き入れ先だしメモリを用いた時分割方式よりパケット方式へのデータ変換回路 - Google Patents
先き入れ先だしメモリを用いた時分割方式よりパケット方式へのデータ変換回路Info
- Publication number
- JPH02280439A JPH02280439A JP1102133A JP10213389A JPH02280439A JP H02280439 A JPH02280439 A JP H02280439A JP 1102133 A JP1102133 A JP 1102133A JP 10213389 A JP10213389 A JP 10213389A JP H02280439 A JPH02280439 A JP H02280439A
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- Japan
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- data
- line
- buffer memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
固定長パケットで高速通信を行う装置にヘースバンドに
て中低速の回線インタフェース端末装置等を接続し、時
分割多重データの送受信を行う装置に関し、 時分割多重データを効率よくパケット化し、回線増設等
に柔軟に対応できる回路の提供を目的とし、 時分割多重データを人力して、各回線ごとの割付位置情
報をもとに各回線ごとのデータに分離する時分割多重制
御手段と、前記各回線ごとのデー夕を前記各回線ごとの
割りつけ位置情報が指定したアドレスに格納するバッフ
ァメモリと、前記バッファメモリに格納された各回線ご
とのデータ量が或る一定量に達した事を監視して或る一
定量に達したデータ量を有したそれぞれの回線を選択し
、前記バッファメモリから選択された回線ごとのデータ
をパケット化して読み出しするパケット選択手段と、前
記パケット選択手段からのパケット化データをラッチし
たのち読みだし出力する先き入れ先だしメモリとを設け
、前記バッファメモリに各回線ごとに格納されたデータ
の蓄積量に対応してパケット化する回線を決定し、かつ
高速にて前記パケット化したデータを読みだし出力する
よう構成する。
て中低速の回線インタフェース端末装置等を接続し、時
分割多重データの送受信を行う装置に関し、 時分割多重データを効率よくパケット化し、回線増設等
に柔軟に対応できる回路の提供を目的とし、 時分割多重データを人力して、各回線ごとの割付位置情
報をもとに各回線ごとのデータに分離する時分割多重制
御手段と、前記各回線ごとのデー夕を前記各回線ごとの
割りつけ位置情報が指定したアドレスに格納するバッフ
ァメモリと、前記バッファメモリに格納された各回線ご
とのデータ量が或る一定量に達した事を監視して或る一
定量に達したデータ量を有したそれぞれの回線を選択し
、前記バッファメモリから選択された回線ごとのデータ
をパケット化して読み出しするパケット選択手段と、前
記パケット選択手段からのパケット化データをラッチし
たのち読みだし出力する先き入れ先だしメモリとを設け
、前記バッファメモリに各回線ごとに格納されたデータ
の蓄積量に対応してパケット化する回線を決定し、かつ
高速にて前記パケット化したデータを読みだし出力する
よう構成する。
本発明は、固定長パケットで高速通信を行う装置にベー
スバンドにて中低速の回線インタフェース端末装置等を
接続し、時分割多重データの送受信を行う装置に関する
。
スバンドにて中低速の回線インタフェース端末装置等を
接続し、時分割多重データの送受信を行う装置に関する
。
第３図は従来例の回路構成を示す図である。図中、３０
−１〜３０−ｎは中低速のデータの送受信を行う第一装
置〜第ｎ装置であり、また、３１−１〜３０−ｎは中低
速のデータの入出力を受は持つ第一回線インタフェース
部〜第ｎ回線インタフェース部である。
−１〜３０−ｎは中低速のデータの送受信を行う第一装
置〜第ｎ装置であり、また、３１−１〜３０−ｎは中低
速のデータの入出力を受は持つ第一回線インタフェース
部〜第ｎ回線インタフェース部である。
なお３２はデータ回線である。
従来、データ量の少ない中低速（例えば１２００〜９６
００８ＰＳ）の速度のデータを収容する場合、同期連続
通信を効率よく収容できる時分割多重を採用した通信装
置を多く用いている。即ち第３図に示すような時分割多
重方式を用いて、例えば或る第一装置３０−１と他の或
る第ｎ装置３０−ｎとの通信を行う際は、各々の第一装
置３０−１〜第ｎ装置３０−ｎに第一回線インタフェー
ス部３１−１〜第ｎ回線インタフェース部３１−ｎを設
け、データ回線３２を介して時分割多重データの伝送を
行う方法を用いている。
００８ＰＳ）の速度のデータを収容する場合、同期連続
通信を効率よく収容できる時分割多重を採用した通信装
置を多く用いている。即ち第３図に示すような時分割多
重方式を用いて、例えば或る第一装置３０−１と他の或
る第ｎ装置３０−ｎとの通信を行う際は、各々の第一装
置３０−１〜第ｎ装置３０−ｎに第一回線インタフェー
ス部３１−１〜第ｎ回線インタフェース部３１−ｎを設
け、データ回線３２を介して時分割多重データの伝送を
行う方法を用いている。
しかし近年は、データ通信の高速基幹系に固定長のパケ
ットを採用して大容量データを高速かつ一括して伝送で
きる効率のよい通信の可能な通信装置が増加してきてい
る。このため時分割多重回線データのパケット化を簡単
に行う方法を用いて、該パケット化データを通信基幹系
に簡単に乗せ伝送できる回路の提供の強い要望がある。
ットを採用して大容量データを高速かつ一括して伝送で
きる効率のよい通信の可能な通信装置が増加してきてい
る。このため時分割多重回線データのパケット化を簡単
に行う方法を用いて、該パケット化データを通信基幹系
に簡単に乗せ伝送できる回路の提供の強い要望がある。
（発明が解決しようとする課題〕
従って、時分割多重の各回線ごとのデータを効率よくパ
ケット化し、該パケット化データを通信基幹系に乗せて
伝送できるようにすると共に、回線速度に柔軟に対応で
きるようにする必要がある。
ケット化し、該パケット化データを通信基幹系に乗せて
伝送できるようにすると共に、回線速度に柔軟に対応で
きるようにする必要がある。
本発明は、時分割多重データを効率よくパケット化し、
回線増設等に柔軟に対応できる回路の提供を目的とする
。
回線増設等に柔軟に対応できる回路の提供を目的とする
。
指定したアドレスに格納するバッファメモリ２と、前記
バッファメモリ２に格納された各回線ごとのデータ量が
或る一定量に達した事を監視して或る一定量に達したデ
ータ量を有したそれぞれの回線を選択し、前記バッファ
メモリ２から選択された［１ｌｉｌＩ線ごとのデータを
パケ・ノド化して読み出しするパケット選択手段３と、
前記パケット選択手段３からのパケット化データをラッ
チしたのち読みだし出力する先き入れ先だしメモリ４と
を設け、前記バッファメモリ２に各回線ごとに格納され
たデータの蓄積量に対応してパケット化する回線を決定
し、かつ高速にて前記パケット化したデータを読みだし
出力するように構成するものである。
バッファメモリ２に格納された各回線ごとのデータ量が
或る一定量に達した事を監視して或る一定量に達したデ
ータ量を有したそれぞれの回線を選択し、前記バッファ
メモリ２から選択された［１ｌｉｌＩ線ごとのデータを
パケ・ノド化して読み出しするパケット選択手段３と、
前記パケット選択手段３からのパケット化データをラッ
チしたのち読みだし出力する先き入れ先だしメモリ４と
を設け、前記バッファメモリ２に各回線ごとに格納され
たデータの蓄積量に対応してパケット化する回線を決定
し、かつ高速にて前記パケット化したデータを読みだし
出力するように構成するものである。
本発明では第１図は本発明の原理構成を示すように、時
分割多重データを入力して、各回線ごとの割付位置情報
をもとに各回線ごとのデータに分離する時分割多重制御
手段１と、前記各回線ごとのデータを前記各回線ごとの
割りつけ位置情報が〔作 用〕 本発明では第１図に示すように、時分割多重制御手段１
において回線割付位置情報をもとに時分割多重バスから
のデータを選択してバッファメモＩＪ ２に各回線ごと
に取り込むようにし、更にパケット選択手段３において
は、前記バソファメモリ２における各回線のデータ量を
監視してパケット化が行える量となった回線から順次に
先入れ先出しメモリ４に入力するようにする。
分割多重データを入力して、各回線ごとの割付位置情報
をもとに各回線ごとのデータに分離する時分割多重制御
手段１と、前記各回線ごとのデータを前記各回線ごとの
割りつけ位置情報が〔作 用〕 本発明では第１図に示すように、時分割多重制御手段１
において回線割付位置情報をもとに時分割多重バスから
のデータを選択してバッファメモＩＪ ２に各回線ごと
に取り込むようにし、更にパケット選択手段３において
は、前記バソファメモリ２における各回線のデータ量を
監視してパケット化が行える量となった回線から順次に
先入れ先出しメモリ４に入力するようにする。
従ってバッファメモリ２及びパケット選択手段３からの
データを高速にて読み出して先入れ先出しメモリ４で受
は取ることにより、バッファメモＵ ２の容量の削減お
よび効率的なパケット化が可能となる。
データを高速にて読み出して先入れ先出しメモリ４で受
は取ることにより、バッファメモＵ ２の容量の削減お
よび効率的なパケット化が可能となる。
第２図は本発明の一実施例の回路構成を示す図である。
図中、１０は送信時分割多重スイッチ、１１は時分割多
重制御部、１２はバッファメモリであり、１３はバッフ
ァメモリ書き込み制御部、１４はバッファメモリ読み出
し制御部である。また１５は送信パケットスイッチ、な
お１６はチャネル制御部、１７は先き入れ先だしメモリ
（以下ＦｉＦｏメモリと称す）である。
重制御部、１２はバッファメモリであり、１３はバッフ
ァメモリ書き込み制御部、１４はバッファメモリ読み出
し制御部である。また１５は送信パケットスイッチ、な
お１６はチャネル制御部、１７は先き入れ先だしメモリ
（以下ＦｉＦｏメモリと称す）である。
第２図において、外部から時分割多重データおよび回線
速度９回線の割りつけ位置の三つの情報がそれぞれ送信
時分割多重スイッチ１０および時分割多重制御部１１に
入力している。時分割多重制御部１１では、上記回線の
割付位置および回線速度の情報をもとにして、時分割多
重データを回線ごとに選択するための制御信号を送信時
分割多重スイッチ１０及びバッファメモリ書き込み制御
部１３に提供する。
速度９回線の割りつけ位置の三つの情報がそれぞれ送信
時分割多重スイッチ１０および時分割多重制御部１１に
入力している。時分割多重制御部１１では、上記回線の
割付位置および回線速度の情報をもとにして、時分割多
重データを回線ごとに選択するための制御信号を送信時
分割多重スイッチ１０及びバッファメモリ書き込み制御
部１３に提供する。
送信時分割多重スイッチ１０では、時分割多重制御部１
１からの出力をもとにバッファメモリ１２に対し各回線
ごとのデータを発生し、またバッファ書き込みメモリ制
御部１３では各回線ごとにバッファメモリ１２に対して
の書き込みタイミング信号と書き込みアドレス信号とを
それぞれ発生する。そしてバッファメモリ１２では、前
記バッファメモリ書き込み制御部１３からの書き込みタ
イミング信号と書き込みアドレスのそれぞれに応じて、
送信時分割多重スイッチｌＯを介してバッファメモ１月
２の所定のアドレスに書き込む。
１からの出力をもとにバッファメモリ１２に対し各回線
ごとのデータを発生し、またバッファ書き込みメモリ制
御部１３では各回線ごとにバッファメモリ１２に対して
の書き込みタイミング信号と書き込みアドレス信号とを
それぞれ発生する。そしてバッファメモリ１２では、前
記バッファメモリ書き込み制御部１３からの書き込みタ
イミング信号と書き込みアドレスのそれぞれに応じて、
送信時分割多重スイッチｌＯを介してバッファメモ１月
２の所定のアドレスに書き込む。
またチャネル制御部１６は、前記バッファメモリ書き込
み制御部１３からの各チャネルごとの書き込みアドレス
の値によってバッファメモリ１２にどれだけの量のデー
タが書き込みされているかを一定周期で監視を行ってお
り、バッファメモリ１２にチャネルごとに記憶さている
それぞれのデータ量がパケット化を行える量に達した場
合、バッファメモリ読み出し制御部１４および送信パケ
ットスイッチ１５に対して読み出し回線情報をそれぞれ
提供する。そしてバッファメモリ読み出し制御部１４は
、該読み出し回線情報に応じて該当回線の１パケット分
のデータを時分割多重バスおよびパケット回線側の読み
出しクロックよりも速い読み出し信号にて読み出しを行
い、チャネル制御部１６が指示する回線情報に応じたチ
ャネルのデータを選択して送信パケットスイッチ１５へ
送出する。
み制御部１３からの各チャネルごとの書き込みアドレス
の値によってバッファメモリ１２にどれだけの量のデー
タが書き込みされているかを一定周期で監視を行ってお
り、バッファメモリ１２にチャネルごとに記憶さている
それぞれのデータ量がパケット化を行える量に達した場
合、バッファメモリ読み出し制御部１４および送信パケ
ットスイッチ１５に対して読み出し回線情報をそれぞれ
提供する。そしてバッファメモリ読み出し制御部１４は
、該読み出し回線情報に応じて該当回線の１パケット分
のデータを時分割多重バスおよびパケット回線側の読み
出しクロックよりも速い読み出し信号にて読み出しを行
い、チャネル制御部１６が指示する回線情報に応じたチ
ャネルのデータを選択して送信パケットスイッチ１５へ
送出する。
なお送信パケットスイッチ１５では、バッファメモリ１
２から読み出された１パケット分のデータにチャネル制
御部１６からの回線情報を付加して先入れ先出しメモリ
１７（以下ＦｉＦｏメモリ１７と称す）へ送出する。な
おＦｉＦｏメモリ１７は、送信パケットスイッチ１５か
らのパケットデータをラッチし取り込み、所望の回線速
度に合わせて、パケットデータとして送出する。
２から読み出された１パケット分のデータにチャネル制
御部１６からの回線情報を付加して先入れ先出しメモリ
１７（以下ＦｉＦｏメモリ１７と称す）へ送出する。な
おＦｉＦｏメモリ１７は、送信パケットスイッチ１５か
らのパケットデータをラッチし取り込み、所望の回線速
度に合わせて、パケットデータとして送出する。
即ち本発明では、バッファメモリ目の容量をできるだけ
小さくし、かつ高速データの遅延量を少なくするために
、 ■ バッファメモリ１２から高速で読みだしし、ＦｉＦ
ｏメモ１月７に高速で一時書き込む。
小さくし、かつ高速データの遅延量を少なくするために
、 ■ バッファメモリ１２から高速で読みだしし、ＦｉＦ
ｏメモ１月７に高速で一時書き込む。
■ ＦｉＦｏメモリ１７からは所望の回線速度に合わせ
て高速で読みだす。
て高速で読みだす。
ように回路を構成している。
以上の説明から明らかなように、本発明によれば先入れ
先出しメモリを用いることにより、バッファメモリ内の
データの蓄積量が１パケット以上になった回線から逐次
パケット化を行うことができ、バッファメモリの容量の
削減および効率的なパケット化を行うことができる。
先出しメモリを用いることにより、バッファメモリ内の
データの蓄積量が１パケット以上になった回線から逐次
パケット化を行うことができ、バッファメモリの容量の
削減および効率的なパケット化を行うことができる。
第１図は本発明の原理構成を示す図、
第２図は本発明による一実施例の回路構成を示す図、
第３図は従来例の回路構成を示す図、
である。
図において、
１は時分割多重制御手段、
２はバッファメモリ、
３はパケット選択手段、
４は先入れ先出しメモリ、
を示す。
；−
し
従来例／１０坏Ｊ糞戎′ｅネＴｆｆｉ
第３図
Claims (1)
- 【特許請求の範囲】 時分割多重データを入力して、各回線ごとの割付位置情
報をもとに各回線ごとのデータに分離する時分割多重制
御手段（１）と、 前記各回線ごとのデータを前記各回線ごとの割りつけ位
置情報が指定したアドレスに格納するバッファメモリ（
２）と、 前記バッファメモリ（２）に格納された各回線ごとのデ
ータ量が或る一定量に達した事を監視して或る一定量に
達したデータ量を有したそれぞれの回線を選択し、前記
バッファメモリ（２）から選択された回線ごとのデータ
をパケット化して読み出しするパケット選択手段（３）
と、 前記パケット選択手段（３）からのパケット化データを
ラッチしたのち読みだし出力する先き入れ先だしメモリ
（４）とを設け、 前記バッファメモリ（２）に各回線ごとに格納されたデ
ータの蓄積量に対応してパケット化する回線を決定し、
かつ高速にて前記パケット化したデータを読みだし出力
することを特徴とした先き入れ先だしメモリを用いた時
分割方式よりパケット方式へのデータ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102133A JPH02280439A (ja) | 1989-04-20 | 1989-04-20 | 先き入れ先だしメモリを用いた時分割方式よりパケット方式へのデータ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102133A JPH02280439A (ja) | 1989-04-20 | 1989-04-20 | 先き入れ先だしメモリを用いた時分割方式よりパケット方式へのデータ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280439A true JPH02280439A (ja) | 1990-11-16 |
Family
ID=14319271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102133A Pending JPH02280439A (ja) | 1989-04-20 | 1989-04-20 | 先き入れ先だしメモリを用いた時分割方式よりパケット方式へのデータ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02280439A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2381407A (en) * | 2001-10-24 | 2003-04-30 | Zarlink Semiconductor Ltd | Dynamic buffering in packet systems |
| US6881655B2 (en) | 2001-09-14 | 2005-04-19 | Zarlink Semiconductor Limited | Contact resistances in integrated circuits |
| US6949330B2 (en) | 2001-09-01 | 2005-09-27 | Zarlink Semiconductor Limited | Multiple level photolithography |
-
1989
- 1989-04-20 JP JP1102133A patent/JPH02280439A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6949330B2 (en) | 2001-09-01 | 2005-09-27 | Zarlink Semiconductor Limited | Multiple level photolithography |
| US7349070B2 (en) | 2001-09-01 | 2008-03-25 | X-Fab Semiconductor Foundries Ag | Multiple level photolithography |
| US6881655B2 (en) | 2001-09-14 | 2005-04-19 | Zarlink Semiconductor Limited | Contact resistances in integrated circuits |
| GB2381407A (en) * | 2001-10-24 | 2003-04-30 | Zarlink Semiconductor Ltd | Dynamic buffering in packet systems |
| GB2381407B (en) * | 2001-10-24 | 2004-06-30 | Zarlink Semiconductor Ltd | Dynamic buffering in packet systems |
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