JPH03214891A - 時分割多元速度回線接続方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野１ 本発明は、時分割多元速度回線接続方法及び装置、更に
詳しくいえば、種々の伝送速度を持つ回線の時分割多重
化信号を伝送方路別に回線接続するための方法及び装置
に関する。

【従来の技術］ 従来、種々の伝送速度を持つ回線の時分割多重化信号を
伝送方路別に回線接続するための方法としては、文献「
下江、村上、遠Ｉｉ：広帯域交換方式の一考察、電子通
信学会技術研究報告交換システム、ＳＥ８４−３３．１
９８４年」に述へられているように、低速回線をスイッ
チング単位とした時分割スイッチを用い５高速回線につ
いては複数の低速回線としてスイッチングを行う方法が
ある．また、同文献にあるように、高速回線用のスイッ
チと低速回線用のスイッチとを並置する方法がある。 【発明が解決しようとする課題１ 低速回線をスイッチング単位とした時分割スイッチを用
い、高速回線については複数の低速回線としてスイッチ
ングを行う方法では、高速回線伝送速度と低速回線伝送
速度とが整数倍の関係にない場合には適用することがで
きない。この場合，２種の回線伝送速度の最大公約数の
伝送速度を単位とする時分割スイッチにより多元伝送速
度スイッチングを実現をすることは可能であるが、スイ
ッチングに伴う信号遅延と必要メモリ量はスイッチング
速度に反比例するため、信号遅延とメモリ量が増大する
。そのため、送受信端末間に信号遅延が大きいスイッチ
が多段存在する通信ネットワークでは、送受信端末間に
多大の信号遅延が発生する。また、複数種類のスイッチ
を並置する方法では、信号遅延は小さいが、複数のスイ
ッチが必要となるため、装置規模が大きくなる。 本発明の目的は、時分割多重化された複数回線の信号伝
送速度が整数倍関係にない場合でも、スイッチ動作によ
る信号の遅延を少なくし、しかも装置規模，特にメモリ
容量の小さい多元伝送速度回線の接続方法及び装置を提
供することにある。 （課題を解決するための手段ｌ 上記の目的を達成するため、本発明は入力ハイウェイ上
に多重化されている複数の伝送速度の回線の信号を時分
割スイッチングする回線接続方法において、多重化され
る回線の伝送速度情報をメモリに記憶し、スイッチング
動作時に上記回線伝送速度情報に応じてスイッチング制
御メモリの読み出し周期を決定することにより、スイッ
チングの周期を回線伝送速度に応じて変更する。 また、上記方法を実現する手段として、入力ハイウェイ
からの時分割多重化信号をデータメモリに書き込み、上
記データメモリからの出力ハイウェイへの読み出し順を
制御して伝送方路を変える時分割時間スイッチにおいて
、上記データメモリのアクセス制御部に、データメモリ
のアクセスアドレスを記憶する第１の制御メモリと、回
線伝送速度情報を記憶する第２の制御メモリと、上記第
１及び第２の制御メモリの出力を用いて上記データメモ
リの読み出し周期を上記回線伝送速度情報に応じて変え
ながらアクセスを行うデータメモリのアドレス制御部と
を持つ構成とした。 上記データメモリは２ポートメモリを用いることが望ま
しい。又，上記時分割時間スイッチを下述のような時分
割空間スイッチの入力又は出力ハイウェイの少なくとも
一部に接続することによって，より容量の大きな回線の
接続装置が構成される。すなわち、複数の入力ハイウェ
イと，上記複数の入力ハイウェイ複数個から特定の回線
信号を選択する複数個の選択回路と，上記複数個の選択
回路それぞれに接続された複数の出力ハイウェイと，上
記複数個の選択回路のそれぞれに対応して設けられ、上
記選択回路制御情報を記憶する選択制御メモリと、上記
複数の出力ハイウェイで伝送される回線の伝送速度情報
を記憶する回線伝送速度制御メモリと、上記回線伝送速
度制御メモリからの上記伝送速度情報によって上記選択
制御メモリからの上記選択回路制御情報の読み出しを行
うアドレス生成部とを持つ時分割空間スイッチを構成す
る。 ［作用１ 本発明の時分割多元速度回線接続方法及び装置によれば
、時分割時間スイッチのスイッチング動作時に回線伝送
速度情報を時分割に第２の制御メモリから読み取り、こ
の回線伝送速度情報に応じて第１の制御メモリの読み出
し周期を決定するので、スイッチングの動作はデータメ
モリのアクセスアドレスを記憶する第１の制御メモリか
ら読みだされた情報によって制御されるため、スイッチ
ングの周期が回線伝送速度に応じて変更される。 スイッチングの周期を回線伝送速度に応じて変更するた
め、データを蓄積する時間、即ち，データ遅延時間は，
回線伝送速度毎に独立に決められる。 また、データメモリの容量は最低の伝送速度のスイッチ
ングの周期の２倍以上であればよい。装置の構成の簡易
さから、スイッチングの周期に対応するデータ量の最少
公倍数、又はそれにオーバヘッドに対応する容量を加え
たものであることが望ましい。 【実施例１ 本発明の実施例を図面を用いて説明する。 第１図は本発明による時分割多元速度回線接続装置であ
る時分割時間スイッチの一実施例の構成を示すブロック
図である。 時分割時間スイッチは、第２図のブロック図に示すよう
に、複数の回線ｃｈｌ，ｃｈ２，ｃｈ３・・・ｃｈｍの
信号を時分割多重化装置１０で一定のタイムスロット毎
の時分割多重化信号として入力ハイウェイ３００で伝送
されたものを回線接続信号に基づき、タイムスロットの
順序を変えた時分割多重化信号として出力ハイウェイ３
０１上に出力するものである。出力ハイウェイ３０１上
の時分割多重化信号は分配装置３０によって、所定の出
力回線ｃｈｉ’　，ｃｈ２’　，ｃｈ３’　−ｃｈｍに
出力されることによって回線接続が行われる。 更に時分割時間スイッチは第３図に示すように時分割空
間スイッチ４０と組合せることによって回線数が大きな
時分割スイッチ、即ちを構成する。 第１図の時分割時間スイッチは入力ハイウェイ３００、
入力ハイウェイ３００の時分割多重化信号を記憶するデ
ュアルポートのデータメモリ１０２、出力ハイウェイ３
０１、出力ハイウェイ３０１上に上記データメモリ１０
２の借号を読み出すの時の回線の回線速度情報を記憶す
る回線速度制御メモリ１００、回線接続情報を記憶する
アドレス制御メモリ１０１、上記アドレス制御メモリ１
０１の読み出しアドレスを生成する制御メモリアドレス
生成部２０１，データメモリ１０２の読み出しアドレス
を生成するデータメモリアドレス生成部２０２、装置内
に必要なパルスを発生するパルス発生部４００及び４０
１とから構成される。 次に、第１の実施例の動作を説明する。 第４図は第１図の動作説明のためのタイムチャート図を
示す。説明の簡明のため、　回線速度が１．５Ｍｂ／ｓ
の４回線ＴＵ−１１＃１、＃２、＃３及び＃４と２　Ｍ
　ｂ　／　ｓの３回線ＴＵ−　１　２　＃１、＃２及び
＃３が時分割多重化された場合について説明する。第４
図においてａ−１及びａ−２はそれぞれ入力ハイウェイ
３００、及び呂カハイウェイ３０１上の各タイムスロッ
トの回線の伝送フォーマットを表すゆ　即ち１．５Ｍｂ
／ｓの回線ＴＵ−１１はＴＵＧ−２１＃１に、　２Ｍｂ
／Ｓの回線ＴＵ−１２はＴＵＧ−２１＃２にマッピング
されている。ｂ−１及びｃ−１はそれぞれ入力ハイウェ
イ（又はデータメモリ１０２と考えてよい）の上記タイ
ムスロット（ＴＴＪＧ−２１Ｊｔｌ）及び（ＴＵＧ−２
１＃２）の内容を分かり易くするため分けて示したもの
である。又、ｂ−２及びｃ−２はそれぞれ出力ハイウェ
イの上記タイムスロット（ＴＵＧ−２１＃１）及び（Ｔ
ＵＧ−２１＃２）の内容を分かり易くするため分けて示
したものである。縦軸は時間を表す。 縦軸の入力ハイウェイ及び出力ハイウェイのずれは時分
割時間スイッチによる信号遅延であり、多重化される複
数の速度の回線のうちの最低速度の回線の周期（スイッ
チング周期）と等しい。即ち第２図の例ではグループＴ
ＵＧ−２１＃１の特定の回線ＴＵ−１１９ｉ　　（ｉ＝
１．２，３．４）の周期しｓ１に等しい。なお、第４図
は２種の回線速度の信号が多重化される場合を示したが
、更に異なる回線速度の信号を多重化してもよい。多重
化する場合、上記グループＴＵＧ−２１が同一即ち．Ｔ
ＵＧ−２１＃ｊのＴＵＧ番号＃ｊが等しいものは同一伝
送速度の回線の信号である必要がある。以下各伝送速度
ごとのスイッチング周期内の信号の集まりを伝送速度種
別（ＴＵ−１１かＴＵ−１２）とブロック番号（ＢＬＫ
＃ｉ）で表す。 第５図は第１図の回線伝送速度制御メモリ１００の出力
５−１，アドレス制御メモリ１０１の出力５−２−１及
び５−２−２及びデータメモリ１０２の読み出しアドレ
ス（データメモリアドレス生成部２０２の出力）５−３
−１と５−３−２を時系列に示したものである。なお，
出力５−２−１と５−２−２は別に示されているが実際
には同一の時系列信号である。又，出力５−３−１と５
−３−２についても同様である． 第１図に戻り、データメモリ１０２に第４図の信号ｂ−
１及びｃ−１を重ねた時分割多重化信号が書き込まれる
。データメモリ１０２の容量は原理的には多重化される
複数種の伝送速度の中で最低伝送速度の回線のスイッチ
ング周期ｔｓｌの２倍の期間に入るデータ量でよいが、
下述するごとく，装置構成の容易さのため、複数種の伝
送速度に対応する複数のスイッチング周期の最少公倍数
の期間に入るデータ量とすることが望ましい。例えば、
第４図の場合、回線ＴＵ−１１＃ｉのスイッチング周期
の期間ｔｓｌのタイムスロットが８であり、回線Ｔ　Ｕ
　−　１　２　＃　ｉのスイッチング周期の期間ｔｓ２
のタイムスロットが６であるので，その最少公倍数の期
間は２４のタイムスロットである。このデータメモリ１
０２の先頭番地から連続した番地に伝送順序で書き込ま
れる。１行分（２４タイムスロット分）が書き込まれる
と、弓き続き、次の１行分がデータメモリ１０２の先頭
番地から伝送順序で書き込まれる。 回線速度制御メモリ１００には、出力ハイウェイ３０１
上のタイムスロットに割り当てられる回線の速度がいず
れであるか、即ちＴＵ−１２、ＴＵ−１１のいずれであ
るかが記憶されている。その出力は第５図５−１のよう
になる。アドレス制御メモリ１０１には、出力ハイウェ
イ３０１上の各ＴＵが接続すべき入力ハイウェイ３００
上のＴＵの番号即ち接続制御情報が、各ＴＵにおけるブ
ロック（ＢＬＫ）内におけるＴＵＧ−２１の番号とＴＵ
の番号とを併記する形式で書かれている。 換言すれば、各ＴＵのＢＬＫ＃１の読み出しアドレスと
して書かれている。上記回線速度制御メモリ１００、及
び、上記アドレス制御メモリ１０１へのこれらの制御情
報の書き込みは外部より、制御部２００を通じて行う。 時分割スイッチングの周期ｔｓｌ及びｔｓ２は多重化回
線の伝送速度（ＴＵ−２１か１１か）によって異なるこ
とに対応し、本実施例は２種類のパルス発生部を持ち、
パルス発生部４００はＴＵ一１１のためのタイミングパ
ルスを発生し、パルス発生部４０１はＴＵ−１２のため
のタイミングパルスを発生する。回線速度制御メモリ１
００がらは、ＴＵの種類がタイムスロット毎に時分割に
読み出され（第５図の５−Ｌ）　、制御メモリアドレス
生成部２０１及びデータメモリアドレス生成部２０２に
供給される。制御メモリアドレス生成部２０１では、回
線速度制御メモリ１００がらのＴＵの種類の情報をもと
にして、　パルス発生部４００からのタイミングパルス
とパルス発生部４０１からのタイミングパルスとを選択
することによって、タイムスロット毎に、アドレス制御
メモリ１０１の読み出しアドレスを生成し、アドレス制
御メモリ１０１に供給する。これにより、ＴＵの種類に
よってアドレス制御メモリ１０１の読み出し周期を変え
ている。 更に第５図を用いて具体的に説明すると、第１タイムス
ロットではメモリ１００の出力５−１はＴＵ−１１であ
るので、アドレス生成部２０１はパルス発生部４００か
らのタイミングパルスに基づいてアドレス制御メモリ１
０１の読み出しアドレス０を発生する。アドレス制御メ
モリ１０１のアドレスＯのところには読み出すべきデー
タメモＩＪ１０２（７）７ドレス６　（ＴＵＧ−２１＃
１，ＴＵ−１１＄ｔ４）が格納されている。即ち，第４
図のアドレス６に対応する信号ｂ−１の上から７番目の
タイムスロットを読み出すことを表す。 第２タイムスロットではメモリ１００の出力５−１はＴ
Ｕ−１２であるので、　アドレス生成部２０１はパルス
発生部４０１からのタイミングパルスに基づいてアドレ
ス制御メモリ１０１の読み出しアドレス１を発生する。 アドレス制御メモリ１０１のアドレス１のところには読
み出す入きデータメモリ１０２のアドレス５　（ＴＵＧ
−２１＃２，ＴＯ−１１＃３）が格納されている。即ち
、第４図のアドレス５に対応する信号ｃ−１の上から６
番目のタイムスロットを読み出すことを表す。 以下同様の動作を繰返し、第８タイムスロットではメモ
リ１００の出力５−１はＴＵ−１２であるので、アドレ
ス生成部２０１はパルス発生部４０１からのタイミング
パルスに基づいてアドレス制御メモリ１０１の読み出し
アドレス１を発生する。これは上記第２タイムスロット
から１スイッチング周期後であるから，データメモリア
ドレス生成部２０２で上記アドレス５に１スイッチング
周期に相当する６を加算して、　データメモリ１０２の
アドレス１１を得る。 同様にして，　第９タイムスロットではメモリ１００の
出力５−１はＴＵ−１１であるので、アドレス生成部２
０１はパルス発生部４００からのタイミングパルスに基
づいてアドレス制御メモリ１０１の読み出しアドレス０
を発生する。これは上記第１タイムスロットからＴＵ−
１１の１スイッチング周期後であるから、データメモリ
アドレス生成部２０２で上記アドレス６にＴＵ−１１の
１スイッチング周期に相当する８を加算して，データメ
モリ１０２のアドレス１４を得て、データメモリ１０２
のアドレス１４の信号を出力ハイウェイに読み出す。上
述の動作を２４タイムスロット即ちＴＵ−１１の３スイ
ッチング周期、ＴＵ−１２の４スイッチング周期を繰り
返すと、上記第１タイムスロットの状態に戻り、第４図
に示すような時間スイッチング動作を行う。 第６図及び第７図はそれぞれ第２の実施例における時分
割多重化信号のフオーマソＩ一及びデータメモリ１０２
の入出力の時間関係を示すタイムチャート図を示す。 第６図（ａ）、（ｂ）及び（ｃ）はそれぞれ国際電借電
話諮問委員会（ＣＣＩＴＴ）発行のブルーブック勧告Ｇ
．７　０　９に記載されている、約６Ｍ　ｂ　／　ｓの
速度を持つＴＵ−２１、約２　Ｍ　ｂ　／　ｓの速度を
持つＴＵ−１　２及び約１．５Ｍｂ／ｓの速度を持つＴ
Ｏ−１１の多重化されている信号のフレーム構成を示す
。フレームは横３０バイト、縦９列で構成され、第１列
の左から右、第２列の左から右・・・第９１列の左から
右の順に伝送される。 各列は６バイト（３＋１＋１＋１）の制御信号（オーバ
ヘッド）と８４バイト（３Ｘ２８）の情報信号からなる
。情報信号は７種のグループ（ＴＵＧ＃１・・・ＴＵＧ
＃７）が多重化されている。同一の＃ｘ　　（１＝１１
　２＋・・・７）ＴＵＧ−２１内では同一のＴＵが多重
化されているが、　ＴＵＧ−２１の番号＃ｉが異なれば
ＴＵの種類（伝送速度）が異なることがある。第２図で
は、簡単のために、すべてのＴＵＧ−２１が同一のＴＵ
である場合（（ａ）はＴＵ−２１、（ｂ）はＴＵ−１２
、（Ｃ）はＴＵ−１１）について示しているが、実際に
は、ＴＵＧ−２１内が同一ＴＯ種類（＃１が同じである
こと）である条件下で、異なるＴＵ種類が混在して多重
化される。また、第６図では、簡単のために、７個のＴ
ＵＧ−２１　（ＴＵＧ＃１・・・Ｔ　Ｕ　ａ　＃　７　
）が多重化されている状態を示しているが、１５５．５
２Ｍｂｐｓの伝送速度のハイウェイでは、第６図に示す
フレーム３個がバイト単位に３多重されており、２１個
の”Ｉ’ＵＧ−２１がハイウェイで伝送される。上記第
６図に示す時分割多重信号の時分割時間スイッチは第１
図と実質的に同様の構成で実呪される。その場合データ
メモリ１０２は、このフレーム構成の１行分のデータの
容量（３０バイト）を持つ。ＴＵ−２１のためのパルス
発生部はパルス発生部４００を利用する。 データメモリ１０２の人出力信号の時間関係は第７図に
示すようになる。ＴＵ−１　１の場合、第７図（ａ）に
示すように、データメモリ１０２からの読み出しは書き
込みとＩＢＬＫ　（ＴＵ−１　１のスイッチング周期）
だけ遅れて行い、例えば，ＴＵ−１　１−ＢＬＫ＃２を
書き込んでいるときには、ＴＵ−１１−ＢＬＫ＃１を読
みだす．これは、読み出しＢＬＫと書き込みＢＬＫが時
間上で重ならないようにして、同一伝送経路上のＴＵ−
１１間の時間順序がスイッチング前後で変わらないよう
にするためである。他のＴＵの場合には、出力ハイウェ
イ３０１上のフレーム構成がＴＵ−　１　１の場合と一
致するように、平均遅延がＴＵ−１１−ＢＬＫに相当す
る時間となるようにする。例えば、第７図（ｂ）に示す
ように、ＴＵ−１　２の場合には、ＴＵ−１２−ＢＬＫ
＃２のＴＯ−１２Ｍｔ２書き込み開始時に、ＴＵ−１　
２−ＢＬＫ＃１の読み出しを開始する。また、第３図（
ｃ）に示すように，ＴＵ−２１の場合には、ＴＵ−２１
−ＢＬＫ＃５の書き込み時に、ＴＵ−２１−ＢＬＫ＃１
の読み出しを行う。これにより、それぞれのＴＵ種類内
でＴＵ間の時間順序が変わらないようになるうまた、Ｔ
Ｕ種類にかかわらず、平均遅延はＴＵ−１１−ＢＬＫの
長さに相当し、一定である。 アドレス制御メモリ１０１からの接続制御情報は各ＴＵ
のＢＬＫ＃１の読み出しアドレスであるので、データメ
モリアドレス生成部２０２において、ＢＬＫ＃１以外の
読み畠し時に、データメモリ１０２の読み出しアドレス
を変換する。ＴＵ種類によってスイッチング周期が異な
るため、データメモリ１０２から読みだす時の領域はＴ
Ｕの種類によって異なる。このため、従来の同一速度回
線のスイッチで行われているような、書き込み領域と読
み出し領域とを完全に分離したいわゆるダブルバッファ
方式を適用することはできない。そこで、本実施例では
，データメモリ１０２としては、読み出しアドレスと書
き込みアドレスとを独立に指示できるように、２ポート
メモリを用いている。 しかし、１ポートメモリを用いて、１タイムスロット内
に書き込みと読み出しの両者を行う方法でも実現可能で
ある。 次に、本発明の第３の実施例の構成を第８図のブロック
図を用いて説明する。第３の実施例の構成は第１図の実
施例の構成とほとんど同じであるが、回路動作のタイミ
ングが異なるため、制御メモリアドレス生成部２０３、
テータメモリアドレス生成部２０４、パルス発生部４０
２，４０３の内部の構成が異なる。 次に，第３の実施例の動作を説明する。第９図は、入力
ハイウェイ３００、及び，出力ハイウェイ３０１上の信
号のフレーム構成の例である。多重化されている信号は
、第２の実施例の場合と同様、国際電信電話諮問委員会
発行のブルーブック勧告Ｏｙ７０９に記載されている、
ＴＵ−２１、ＴＵ−１２，ＴＵ−１１のいずれかである
。また、第２の実施例の場合と同様、ＴＵＧ−２１番号
＃ｉが異なればＴＵの種類が異なることがあり、ＴＵＧ
−２１内が同一ＴＵ種類である条件下で、異なるＴＵ種
類が混在して多重化される。第３の実施例の動作は、第
１の実施例の動作に類似しているが、　入力ハイウェイ
３００と出力ハイウェイ３０１との間のデータの位相関
係が第２の実施例とは異なる。入力ハイウェイ３００と
出力ハイウェイ３０１との間のデータの位相関係は第１
０図（ａ）に示すように、ＴＵ−１１の場合は第１の実
施例と同様に、データメモリ１０２からの読み出しは書
き込みとＩＢＬＫだけ遅れて行い、例えば、ＴＵ−１　
１−ＢＬＫ＃２を書き込んでいるときには、ＴＵ−１　
１−ＢＬＫ＃１を読みだす。しかし、第１０図（ｂ）に
示すように、ＴＵ−１２の場合には、ＴＵ−１２−ＢＬ
Ｋ＃２書き込み時に、ＴＵ−１２−ＢＬＫ＄ｔ１を読み
だす。また、第１０図（Ｃ）に示すように、ＴＵ−２１
の場合には、ＴＵ−２１−ＢＬＫ＃２の書き込み時に、
ＴＵ−２１−ＢＬＫ＃１の読み出しを行う。これにより
、ＴＵ種類毎に，平均遅延は各ＴＵ種別のＢＬＫ長に相
当し、ＴＵ間の時間順序を一定にする条件下では最小の
遅延時間となる。アドレス制御メモリ１０１からの接続
制御情報は各ＴＵのＢＬＫ＃　１の読み出しアドレスで
あるので、データメモリアドレス生成部２０４において
、ＢＬＫ＃１以外の読み出し時にデータメモリ１０２の
読み出しアドレスを変換する。なお、本実施例では、デ
ータメモリ１０２としては，読み畠しアドレスと書き込
みアドレスとを独立に指示できるように、２ポートメモ
リを用いているが、１ポートメモリを用いて、１タイム
スロット内に書き込みと読み出しの両者を行ってもよい
。 本実施例では、ＴＵ間の時間順序を一定にする条件下で
はＴｔＪ種類毎の平均遅延時間が最小となる利点がある
。 次に、本発明の第４の実施例の構成を第１１図のブロッ
ク図を用いて説明する。第１１図の実施例の構成は第１
図の実施例の構成に、フレーム構造制御メモリ１０３を
追加したものである。 次に、第４の実施例の動作を説明する。第４の実施例は
、国際電信電話諮問委員会発行のブルーブック勧告Ｇ．
７　０　９に記載されている、ＴＵ−２１、ＴＵ−１２
、ＴＵ−１１の他に、約５０Ｍｂ／ｓの速度を持つＡＵ
　（ａｄｍｉｎｉｓｔｒａｔｉｖｅ　　ｕｎｉｔ）−３
２を取り扱う。ＴＵ−２１、ＴＵ−１２、ＴＵ−１１の
場合の入力ハイウェイ３００、及び，出力ハイウェイ３
０１上の信号のフレーム構成は、第２の実施例（第６図
）の場合と同様である。 ＡＵ−３２のフレーム構成を第１２図に示す。 図示の如く、１行３バイトの制御情報と８７バイトの信
号情報からなり、９列からフレームが構成され、−１　
２　５μＳ内に伝送される。第１２図では、簡単のため
に、１個のＡＵ−３２の場合を示しているが、実際には
、第１２図及び第６図のフレーム構造の信号がバイト単
位に混在して３多重される。即ち、１行２７０バイト、
９列のフレームの信号が１２５μｓ内に多重化伝送され
る。本実施例は第２の実施例と同様、データメモリ１０
２へは、先頭番地から連続した番地に１行分のデータが
伝送順序で書き込まれる。フレーム構造制御メモリ１０
３には，出力ハイウェイ３０１上の３多重された約５　
０　Ｍ　ｂ　／　ｓの信号がそれぞれ第１２図のＡＵ−
３２であるか第６図のＴＵＧ−２１の構造であるかを示
すデータが書き込まれている。 フレーム構造制御メモリ１０３からは，約５０Ｍｂ／ｓ
の信号の構造の情報が時分割に読み出され、制御メモリ
アドレス生成部２０１、及び、データメモリアドレス生
成部２０２に供給される。ＡＵ一３２の時分割スイッチ
ングの周期は３バイトである。制御メモリアドレス生成
部２０１では、回線速度制御メモリ１００からのＴＵの
種類とフレーム構造制御メモリ１０３からのフレーム構
造の情報を基にして、パルス発生部４００からのタイミ
ングパルスとパルス発生部４０１からのタイミングパル
スとを選択することによって、約５０Ｍｂ／ｓの信号毎
に、また、ＡＵ−３２以外の場合は更にＴＵＧ−２１毎
に、アドレス制御メモリ１０１の読み出しアドレスを生
成し、アドレス制御メモリ１０１に供給する。これによ
り．ＡＵ及びＴＵの種類によってアドレス制御メモリ１
０１の読み出し周期を変えている。ＴＵ−２１、ＴＵ一
１２、ＴＵ−１１の場合の入力ハイウェイ３００と出力
ハイウェイ３０１との間の信号の位相関係は、第７図（
ａ）、（ｂ）、（ｃ）に示すとうりであるゆまた、ＡＵ
−３２の入力ハイウェイ３００と畠カハイウェイ３０１
との間の信号の位相関係は、第１３図に示すように、Ｔ
Ｕ−１１のＩＢＬＫ分に相当する遅延関係にある。これ
により、それぞれのＡＵ，ＴＵ種類内でＡＵ．ＴＵ間の
時間順序が変わらないようになる。また、ＡＵ．ＴＵ種
類にかかわらず、平均遅延はＴＵ−１１−ＢＬＫの時間
に相当し、一定である，アドレス制御メモリ１０１から
の接続制御情報は各ＡＵ．ＴＵのＢＬＫ＃ｌの読み出し
アドレスであるので、データメモリアドレス生成部２０
２において、ＢＬＫ＃１以外の読み出し時にデータメモ
リ１０２の読み出しアドレスを変換する。なお、本実施
例でも、データメモリ１０２としては、読み出しアドレ
スと書き込みアドレスとを独立に指示できるように、２
ポートメモリを用いているが、１ポーｈメモリを用いて
、１タイムスロット内に書き込みと読み出しの両者を行
う方法でもよい。 本実施例では、ＡＵとＴＵを混在して収容できるので、
回線速度が大きく異なるような回線が混在した回線接続
装置を容易に構成することができ６．， 次に、本発明の第５の実施例の構成を第１４図のブロッ
ク図を用いて説明する。第５の実施例は、第３図の時分
割時間スイッチに対応するもので、４個の入力ハイウェ
イ９０１−９０４と、上記４個の入力ハイウェイから特
定の回線信号を選択する複数個の選択回路６０１−６０
４と、上記選択回路６０１−６０４それぞれに接続され
た複数の出力ハイウェイ５０１−５０４と、上記選択回
路６０１−６０４のそれぞれに対応して設けられ、上記
選択回路の制御情報を記憶する遭択制御メモリ８０１−
８０４と、上記出力ハイウェイ５０１−５０４で伝送さ
れる回線の速度情報を記憶する回線速度制御メモリ１０
４と、上記回線速度制御メモリ１０４からの上記速度情
報によって上記選択制御メモリ８０１−８０４からの上
記選択回路制御情報の読み畠しを行うアドレス生成部７
０１と装置内に必要なパルスを発生するパルス発生部４
００，４０１とで構成されている。 次に、第５の実施例の動作を説明する。入力ハイウェイ
９０１−９０４及び出力ハイウェイ５０１−５０４上の
フレーム構成は第１の実施例と同様である．回線速度制
御メモリ１０４には、出力ハイウェイ５０１−５０４そ
れぞれ上のＴＵＧ−２１が、ＴＵ−２１、ＴＵ−１２、
ＴＵ−１１のいずれであるかが記憶してある。選択制御
メモリ８０１−８０４には、各出力ハイウェイ５０１−
５０４上の各ＴＵが選択すべき入力ハイウェイの番号が
記憶されている。回線速度制御メモリ１０４及び選択制
御メモリ８０１−８０４へのこれらの制御情報の書き込
みは、外部より、制御部２００を通じて行う。第１図の
実施例と同様に、パルス発生部４００はＴＵ−１１及び
ＴＵ−２１のためのタイミングパルスを発生し、パルス
発生部４０１はＴＵ−１２のためのタイミングパルスを
発生する。回線速度制御メモリ１０４からは、ＴＵの種
類がＴＵ−２１毎に時分割に読み出され、制御メモリア
ドレス生成部７０１に供給される。制御メモリアドレス
生成部７０１では、回線速度制御メモリ１０４からのＴ
Ｕの種類の情報をもとにして，パルス発生部４００から
のタイミングパルスとパルス発生部４．　Ｏ　ｌからの
タイミングパルスとを選択することによって、ＴＵＧ−
２１毎に、選択制御メモリ８０１−８０４の読み出しア
ドレスを生成し，選択制御メモリ８０１−８０４に供給
する。これにより、ＴＵの種類によって選択制御メモリ
８０１−８０４の読み出し周期を変えている。選択制御
メモリ８０　１−８０４から読み出された回線接続情報
は、選択回路６０１−６０４に送られ、選択回路６０１
−６０４では、回線接続情報に基づいて、４本の入力ハ
イウェイ４０１−４０４から１本を選択する。 本実施例の時分割空間スイッチと第１の実施例の時分割
時間スイッチを組み合わせることによって、大容量の多
段スイッチを構成するこ、とが可能となる。 【発明の効果】 時分割スイッチングにおける回線の遅延時間はスイッチ
ング周期と一致し、従来の方法で複数の速度の回線をス
イッチングする場合には、回線速度の最大公約数に対応
するスイッチング周期となり、遅延時間が増大する。し
かし、本発明では、回線速度を記憶するメモリを用いて
回線速度に応じて時分割にスイッチング周期を可変制御
しているため、スイッチング周期を回線速度ごとに独立
に決めることができ、複数の速度の回線が混在する場合
においても，遅延の小さい回線接続を行なうことができ
る．また、データメモリの容量も小さくすることが可能
である。

【図面の簡単な説明】

第１図、第８図、第１１図及び第１４図はいずれも本発
明によるの回線接続装置の実施例のブロック図、第２図
は時分割時間スイッチを用いた回線接続装置の構成図、
第３図は時分割時間スイッチ及び時分割空間スイッチを
用いた回線接続装置の構成図、第４図は第１図の動作説
明のための入出力ハイウェイにおける回線信号配置図、
第５図は第１図の動作説明のための各メモリ出力を示す
図、第６図、第９図及び黒１２図はいずれも本発明の実
施例に用いるスイッチハイウェイのフレーム構成図、第
７図、第１０図及び第１３図はいずれも本発明の実施例
における入出力ハイウェイにおける信号の時間関係を示
すタイムチャート図である。 １００　　・・・　回線速度制御メモリ、１０１　　・
・・　アドレス制御メモリ、１０２　・・・　データメ
モリ、 １０３　・・・　フレーム構造制御メモリ、２００　　
・・・　制御部， ２０１、２０３　・・・　制御メモリアドレス生成部、
３００　　・・・　入力ハイウェイ， ３０１　・・・　出力ハイウェイ、

Claims (1)

1. 【特許請求の範囲】 １、入力ハイウェイ上に時分割多重化されている複数の
   伝送速度の回線を時分割スイッチングする回線接続方法
   であって、スイッチングの周期を回線の伝送速度に応じ
   て変更する時分割多元速度回線接続方法。 ２、請求項第１記載において、上記入力ハイウェイ上に
   時分割多重化されている複数の伝送速度の回線として、
   伝送速度が互いに非整数倍数の速度の回線を含む時分割
   多元伝送速度回線接続方法。 ３、請求項第２記載において、上記伝送速度が互いに非
   整数倍数の速度の回線は、ＣＣＩＴＴ勧告Ｇ．７０９の
   ＴＵ−１１とＴＵ−１２である時分割多元速度回線接続
   方法。 ４、請求項第１、第２又は第３記載において、上記スイ
   ッチングの周期を回線伝送速度に応じて変更する方法が
   、出力回線の伝送速度の情報をメモリに記憶し、スイッ
   チング動作時に上記メモリに記憶された回線伝送速度情
   報に応じてスイッチング周期を決定する方法である時分
   割多元速度回線接続方法。 ５、請求項第４記載において、スイッチング動作時に上
   記回線伝送速度情報に応じてスイッチング周期を決定す
   る方法は、上記回線伝送速度情報に応じてスイッチング
   制御メモリの読み出し周期を決定することによって行う
   時分割多元速度回線接続方法。 ６、入力ハイウェイからの時分割多重信号を書き込むデ
   ータメモリと、回線接続情報によって上記データメモリ
   をアクセスし、出力ハイウェイに時分割多重信号を読み
   出すアクセス制御部とをもち、上記アクセス制御部が、
   上記回線接続情報を格納する第１の制御メモリと、回線
   伝送速度情報を記憶する第２の制御メモリと、上記第１
   及び第２のの制御メモリとの出力から上記データメモリ
   のアクセスアドレスを生成するアドレス生成部を有する
   時分割時間スイッチ。 ７、請求項第６記載において、上記データメモリが独立
   にアクセス可能な入力ポートと出力ポートを有するメモ
   リである時分割時間スイッチ。 ８、請求項第６又は第７記載において、上記データメモ
   リの容量は、入力ハイウェイ上の回線のスイッチング周
   期に対応するデータ量の最小公倍数、または、上記最小
   公倍数にオーバヘッドに対応する容量だけ加えた容量で
   ある時分割時間スイッチ。 ９、請求項第６、第７又は第８記載の時分割時間スイッ
   チの制御方法であって、 上記入力ハイウェイ上の回線のデータを上記データメモ
   リに先頭アドレスより連続して書き込み、最低伝送速度
   回線のスイッチング周期に対応する容量だけ書き込みが
   終了した後に、上記第１の制御メモリ及び第２の制御メ
   モリからの指示に従ってデータメモリの先頭番地より始
   まるスイッチングブロックからの上記出力ハイウェイへ
   の読み出しを開始する時分割時間スイッチの制御方法。 １０、請求項第６、第７又は第８記載の時分割時間スイ
   ッチの制御方法であって、 上記入力ハイウェイ上の回線のデータを上記データメモ
   リに先頭アドレスより連続して書き込み、最低伝送速度
   回線のスイッチング周期に対応する容量だけ書き込みが
   終了した後に、第１の制御メモリ及び第２の制御メモリ
   からの指示に従って書き込みを終了した最も新しいスイ
   ッチングブロックからの上記出力ハイウェイへの読み出
   しを開始する時分割時間スイッチの制御方法。 １１、複数の入力ハイウェイと、上記複数の入力ハイウ
   ェイ複数個から特定の回線信号を選択する複数個の選択
   回路と、上記複数個の選択回路それぞれに接続された複
   数の出力ハイウェイと、上記複数個の選択回路のそれぞ
   れに対応して設けられ、上記選択回路の制御情報を記憶
   する選択制御メモリと、上記複数の出力ハイウェイで伝
   送される回線の伝送速度情報を記憶する回線伝送速度制
   御メモリと、上記回線伝送速度制御メモリからの上記伝
   送速度情報によって上記選択制御メモリからの上記選択
   回路制御情報の読み出しを行うアドレス生成部とを持つ
   時分割空間スイッチ。