JPH03107247A - データ送受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ端末から入力する送信要求信号により、
送信データの符号化を開始する符号化回路をデータ送信
部に持ち、データ受信部では受信データを復号化する復
号化回路をもち、その復号化回路の出力をデータ端末へ
出力するデータ送受信装置に係シ、特にデータ端末よ多
入力する送信要求信号オンにて生成多項式１＋Ｘ　　＋
Ｘ　　によシバイナリ−「０」をスクランブルし生成し
た８ビツトパターン（以下、オンパターンと呼称する）
をデータとして送シ、オンパターン送信後、直ちに送信
可信号をオンとし、送信要求信号オフにて、送信要求信
号オフの間、生成多項式１＋Ｘ＋Ｘによシパイナリーｒ
ｌＪをスクランブルしたビットパターン（以下、アイド
ルパターンと呼称する）をデータとして送る。そして、
データ受信部ではキャリア受信信号オフにて、復号回路
を用いてオンパターンを検知すると、データ端末へのキ
ャリア受信信号をオンとし、６４ビットアイドルパタ−
ンを受信してキャリア受信信号をオフとするような符号
化、・復号化（以下、Ａ通信制御方式と呼称する）を行
う同期通信のデータ通信装置に関するものである。

〔従来の技術〕

従来のＡ通信制御方式のデータ送受信装置のデータ送信
部符号化回路では、本発明のような送信要求信号制御回
路を持たず端末よ少入力される送信要求信号により、通
信制御動作をしていた。

〔発明が解決しようとする課題〕

上述した従来のＡ通信制御方式のデータ送信部をもちい
て同期データ通信をおこなっている場合、端末よ少入力
される送信要求信号オフにて、６４ビツト以上連続する
アイドルパターンを送信しなければならないのだが、途
中で送信要求信号がオンした場合に６４ビツトよシ少な
いアイドルパターンでは、相手何人通信制御方式受信部
、復号回路が端末に対してキャリア受信信号をオフでき
ず、データ受信部にて、データの誤受信が行われるとい
う課題がめった。

〔課題を解決するための手段〕

本発明のデータ送受信装置は、データ端末から入力する
送信要求信号により、送信データの符号化を開始する符
号化回路をデータ送信部に持ち、データ受信部では受信
データを復号化する復号化回路をもち、その復号化回路
の出力をデータ端末へ出力するデータ送受信装置におい
て、送４１１タイミング信号をクロック入力とし、１２
８ビツトｅカウントするカウンターと、上記送信要求信
号を入力としその送信要求信号がオンからオフに変化し
たときにセットされ、前記カウンターの出力をリセット
入力とするＤフリップ７０ツブと、このＤ７リツプフロ
ツプの出力と上記送信要求信号を入力とする論理和回路
とによ多構成され、前記Ｄフリツプフ四ツブの出力を前
記カウンターのリセット入力とし、前記論理和回路の出
力を符号化回路の送信要求信号とするものである。

〔作用〕

本発明においては、送信要求信号制御回路により、アイ
ドルパターンを送信中の間、端末の送信要求信号を無視
し、相手側データ通信装置のＡ通信制御方式受信部が端
末に対して中ヤリア受信信号をオフするＯＫ十分な符号
化データ量をＡ通信制御方式送信部の符号化回路の送信
要求信号制御回路にて保証する。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明の説明に供するＡ通信制御方式の符号化
回路の一例を示す構成図である。

図において、１ａは７ビツト・シフトレジスタで、内部
Ｄフリップフロップ１段から７段の出力がそれぞれＱ１
〜Ｑ７でらる。Ｃはクロック入力で、立ち上がシエツジ
でデータをシフトする。Ｄはデータ入力である。

１ｂは４ビツト・バイナリ−カウンターで、内部バイナ
リ−カウンターの４桁目を出力するＱ４はリセット時「
１」である、Ｃはクロック入力で、立ち上がシエツジで
カウントする。Ｒは「１」でリセットするリセット入力
をそれぞれ表す。

１ＣはＤフリッグ７０ツブで、Ｃはクロック入力で、立
ち上がシエツジでデータを入力する。Ｄはデータ入力、
Ｑはデータ出力端子で、Ｑはｑを反転したものである。

Ｒは「１」でリセットするリセット入力で、リセット時
でＱは「ＩＪ　Ｋ　、　Ｑ　ハ「０」にセットされる・ １ｄは７ビツト・シフトレジスタ１ａの出力Ｑｓおよび
Ｑｌを入力とするエクスクル−シブオアゲート、１・は
このエクスクルーシプオアゲー）１ｄの出力とＤフリッ
プフロップ１ＣのＱ出力を入力とするアンドゲート、１
ｆは送信データ入力とＤフリップ７０ツブ１・のＱ出力
を入力とするノアゲート、１ｇはノアゲート、１ｈはこ
のノアゲート１ｔの出力とノアゲート１ｆの出力を入力
とするノアゲート、１ｉはこのノアゲート１ｈの出力と
アンドゲート１＠の出力を入力とするエクスクル−シブ
オアゲートで、このエクスクル−シブオアゲート１量の
出力は７ビツト・シフトレジスタ１１のデータ人力りに
供給されると共に符号化送信データとして外部へ出力さ
れるように構成されている。

１」拡送信タイミングとＤフリップフロップ１ＣのＱ出
力を入力とするノアゲートで、このノアゲ−）ＩＪの出
力は４ビツト・バイナリ−カウンター１ｂのクロック人
力Ｃに供給されるように構成されている。１には送信要
求信号入力とＤフリップフロップ１ＣのＱ出力を入力と
するオアゲートで、このオアゲー）１ｋからは送信可信
号出力が外部へ送出される。

１ｔは送信要求信号を入力とする送信要求信号制御回路
である。

第２図は本発明の一実施例を示す構成図で、送信要求信
号制御回路の構成例を示すものである。

図において、２１は送信タイミング信号をり四ツク入力
とし、１２８ビツト・カウントするカウンターである１
２８ビツト・バイナリ−カウンターで、この１２８ビツ
ト・バイナリ−カウンター２ａＯＣは立ち上がｐエツジ
でカウントするりｐツク入力で６シ、リセット人力Ｒは
「０」にてリセットがかかる。Ｑはリセット時「１」と
なｊ９．１２８ビツト・カウント後「０」となる。Ｑは
Ｑを反転したものである。

２ｂは送信要求信号を入力としその送信要求信号がオン
からオフに変化したときにセットされ。

１２８ビツト・バイナリ−カウンター２ａの出力をリセ
ット入力とするＤクリップフロップで、このＤフリップ
７０ツブ２ｂのクロック人力Ｃは立ち上がシエツジでデ
ータ入力りの入力信号をＱに出力する。そして、リセッ
ト人力Ｒは「０」にてリセットがかかシ、Ｑ出力はセッ
ト時「０」となる。

２ＣはこのＤフリップフロップ２ｂの出力と送信要求信
号を入力とするオアゲート（論理和回路）である。

そして、Ｄクリップ７０ツブ２ｂの出力を１２８ビット
−バイナリ−カウンター２ａのリセット入力とし、オア
ゲート（論理和回路）２ｃ　の出力を符号化回路の送信
要求信号とするように構成されている。

２ｄＦｉデータ端末よシの送信要求信号（Ａ通信制御方
式回路用送信要求信号出力）である。

第３図は第２ｒＩＡＫ示す回路にて送信要求信号オン・
オフさせたときの動作を示すタイムチャートで、（＆）
は送信タイミングを示したもので１）、（ｂ）は送信要
求信号、（Ｃ）は１２８ビツト・パイナＩＪ　＋カウン
ター２＆のリセット入力（Ｒ）、（ｄ）は１２８ビツト
・バイナリ−カウンター２ａ　ＯＱ出力、（・）はＤフ
リップフロップ２ｂのｑ出力、（ｆ）は端末よシの送信
要求信号２ｄｓ葎）は送信データ、（ｈ）は符号化送信
データ、（１）は送信可信号を示したものでるる。

そして、３色は送信要求信号オンで、符号化送信データ
はすでにオンパターン送信済みの時点よシ送信要求信号
がオフしたときの各信号の動作を示Ｌ、３　ｂ　ハ１２
８ビツトーカウント中のとき、送信要求信号をオンとし
九ときのデータ端末よシの送信要求信号２ｄが変化しな
いことを示す。

３ｃは１２８ビツト・カウント中のとき、再度、送信要
求信号をオフとしたとき、１２８ビツト自パイナリーカ
ウンル２ａのカウントが３１　よシ継続されていること
を示し、３ｄは１２８ビツトｅカウント終了後１２８ビ
ツト拳バイナリ−カウンター２ｍのリセット人力Ｒおよ
びＤクリップフロップ２ｂ　ＯＱ出力が「０」となるタ
イミング、３＠は１２８ビツト・カウンタ終了後、送信
要求信号のオンデータ端末よシの送信要求信号２ｄがオ
ンするタイミング、３ｆは送信要求信号オン後、送信可
信号オンのタイミングを示す。

つぎに第２図に示す実施例の動作を第３図を参照して説
明する。

まず、送信要求信号の立ち上がシエッジにて、Ｄフリッ
プフロップ２ｂのＱ出力は立ち上がシ（３ｍ）、１２８
ビツト・バイナリ−カウンター２＆のリセットは解除さ
れ、この１２８ビツト・バイナリ−カウンタ２ａはカウ
ントを始める。

そして、符号化送信データはアイドルパターンを送信し
始める。３龜以前の状態で符号化送信データはオンパタ
ーン送信済みである。また、送信可信号も３ａにてオフ
となるため送信データは符号化送信データ出力には出力
されない。

つぎ［，１２８ピクト・バイナリ−カウンター２１がカ
ウント中のとき、送信要求信号は無視され（３ｂ−ｓａ
）、データ端末よシの送信要求信号２ｄの出力は「１」
に保たれる。そして、この１２８ビツト・バイナリ−カ
ウンター２＆が１２８ビツト拳カウント終了後、１２８
ビツト・バイナリ−カウンター２ａのＱ出力は「０」に
なシ、Ｄフリップフロップ２ｂにリセットをかける。こ
のＤフリップフロップ２ｂはリセット状態にＩＩＱ出力
は■」になる。その結果、１２８ビツト・バイナリ−カ
ウンター２ａのリセット人力ＲはｒＯＪＫｌ）、リセッ
トがかかｐ、１２８ビツト・バイナリ−カウンター２＆
のＱ出力は「１」となる。（３ｄ）そして、１２８ビツ
ト・バイナリ−カウンター２ａが１２８ビツト・カウン
ト終了後（３ｄ以降）、データ端末よシの送信要求信号
２ｄは送信要求信号がそのまま出力される。（３・） この送信要求信号のオンにより、符号化データよジオン
パターンを送信し終わると同時に送信可信号をオンとし
く３ｆ）、符号化送信データは送信データの内容を送信
し始める。

ここで、送信データは、第１図に示す入力信号（送信デ
ータ入力）である。そして、符号化送信データは、第１
図に示す出力信号（符号化送信データ）である。第３図
に示すように、送信要求信号のオンでは、オンパターン
を送信した後、送信データを送信する。そして、送信要
求信号のオフでは、アイドルパターンを送信する。

〔発明の効果〕

以上説明したように本発明は、送信要求信号制御回路に
よυ、アイドルパターンを送信中の間、端末の送信要求
信号を無視し、相手側データ通信装置のＡ通信制御方式
受信部が端末に対してキャリア受信信号をオフするのに
十分な符号化データ量をＡ通信制御方式送信部の符号化
回路の送信要求信号制御回路にて保証することにより、
相手側データ受信回路において、データの誤受信が行わ
れなくなるという効果がある。

【図面の簡単な説明】

第１図は本発明の説明に供するＡ通信制御方式の符号化
回路の一例を示す構成図、第２図は本発明の一実施例を
示す構成図、第３図は第２図の動作説明に供するタイム
チャートである。 ２ａ・・・・１２８ビツト・バイナリ−カウンター（カ
ウンター）％　　ｚｂ・・・・Ｄクリップ７０ツブ、２
ｃ・番拳・オアゲート（論理和回路）。

Claims (1)

【特許請求の範囲】
1. データ端末から入力する送信要求信号により、送信デー
   タの符号化を開始する符号化回路をデータ送信部に持ち
   、データ受信部では受信データを復号化する復号化回路
   をもち、その復号化回路の出力をデータ端末へ出力する
   データ送受信装置において、送信タイミング信号をクロ
   ック入力とし、１２８ビット・カウントするカウンター
   と、上記送信要求信号を入力とし該送信要求信号がオン
   からオフに変化したときにセットされ、前記カウンター
   の出力をリセット入力とするＤフリップフロップと、こ
   のＤフリップフロップの出力と前記送信要求信号を入力
   とする論理和回路とにより構成され、前記Ｄフリップフ
   ロップの出力を前記カウンターのリセット入力とし、前
   記論理和回路の出力を符号化回路の送信要求信号とする
   ことを特徴とするデータ送受信装置。