JPH03107375U - - Google Patents
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- Publication number
- JPH03107375U JPH03107375U JP1642290U JP1642290U JPH03107375U JP H03107375 U JPH03107375 U JP H03107375U JP 1642290 U JP1642290 U JP 1642290U JP 1642290 U JP1642290 U JP 1642290U JP H03107375 U JPH03107375 U JP H03107375U
- Authority
- JP
- Japan
- Prior art keywords
- parity
- signal
- counter
- circuit
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005856 abnormality Effects 0.000 claims 4
- 238000001514 detection method Methods 0.000 claims 2
- 230000000630 rising effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 4
- 238000003708 edge detection Methods 0.000 description 1
Description
第１図はこの考案によるインプツトキヤプチヤ
回路を備えた入力処理回路を自動車のアンチロツ
ク制御回路に適用した実施例の概略ブロツク図、
第２図は第二実施例のインプツトキヤプチヤ回路
を備えた入力処理回路をアンチロツク制御回路に
適用した例の概略ブロツク図、第３図は従来の入
力処理回路をアンチロツク制御回路に適用した例
の概略ブロツク図である。 １……エツジ検出回路、２……インプツトキヤ
プチヤレジスタ、３……フリーランニングカウン
タ、２′，３′……パリテイビツト、４……メモ
リ、５……中央処理装置、６……バリテイ生成回
路、７……パリテイチエツク回路、１０，１０′
……インプツトキヤプチヤ回路。
回路を備えた入力処理回路を自動車のアンチロツ
ク制御回路に適用した実施例の概略ブロツク図、
第２図は第二実施例のインプツトキヤプチヤ回路
を備えた入力処理回路をアンチロツク制御回路に
適用した例の概略ブロツク図、第３図は従来の入
力処理回路をアンチロツク制御回路に適用した例
の概略ブロツク図である。 １……エツジ検出回路、２……インプツトキヤ
プチヤレジスタ、３……フリーランニングカウン
タ、２′，３′……パリテイビツト、４……メモ
リ、５……中央処理装置、６……バリテイ生成回
路、７……パリテイチエツク回路、１０，１０′
……インプツトキヤプチヤ回路。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 車輪速パルス信号の立上り又立下りエツジ
信号でカウンタ値をラツチするインプツトキヤツ
プチヤレジスタと、このレジスタで車輪速パルス
信号のパルス周期を計測するためのカウンタ値を
送るフリーランニングカウンタと、前記カウンタ
のカウントアツプ毎にその各ビツトからパリテイ
信号を生成するパリテイ生成回路と、前記レジス
タ及びカウンタにそれぞれ設けたパリテイビツト
と、前記パリテイ生成回路からパリテイビツトへ
のパリテイ信号とレジスタにラツチされたパリテ
イビツトを除くカウンタ値のパリテイ信号を比較
するパリテイチエツク回路とを備え、前記パリテ
イチエツク回路によりパリテイ信号を比較して異
常を検出しその検出信号を制御論理回路へ出力し
てインプツトキヤプチヤ回路の異常を監視するよ
うに構成したことを特徴とするインプツトキヤプ
チヤ回路。 (2) 車輪速パルス信号の立上り又は立下りエツ
ジ信号でカウンタ値をラツチするインプツトキヤ
ツプチヤレジスタと、このレジスタで車輪速パル
ス信号のパルス周期を計測するためのカウンタ値
を送るフリーランニングカウンタと、前記エツジ
信号が入力されるとその瞬時に前記カウンタの各
ビツトからパリテイ信号を生成するパリテイ生成
回路と、前記エツジ信号が入力された後次のエツ
ジ信号が入力されるまでに前記パリテイ生成回路
からのパリテイ信号とレジスタにラツチされたカ
ウンタ値のパリテイ信号を比較するパリテイチエ
ツク回路とを備え、前記パリテイチエツク回路に
よりパリテイ信号を比較して異常を検出しその検
出信号を制御論理回路へ出力してインプツトキヤ
プチヤ回路の異常を監視するように構成したこと
を特徴とするインプツトキヤプチヤ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1642290U JPH03107375U (ja) | 1990-02-20 | 1990-02-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1642290U JPH03107375U (ja) | 1990-02-20 | 1990-02-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03107375U true JPH03107375U (ja) | 1991-11-05 |
Family
ID=31519690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1642290U Pending JPH03107375U (ja) | 1990-02-20 | 1990-02-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03107375U (ja) |
-
1990
- 1990-02-20 JP JP1642290U patent/JPH03107375U/ja active Pending
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