JPH03107736U - - Google Patents

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JPH03107736U
JPH03107736U JP1517890U JP1517890U JPH03107736U JP H03107736 U JPH03107736 U JP H03107736U JP 1517890 U JP1517890 U JP 1517890U JP 1517890 U JP1517890 U JP 1517890U JP H03107736 U JPH03107736 U JP H03107736U
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JP
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interface
interface board
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state buffer
data transmission
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JP1517890U
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Description

【図面の簡単な説明】
第1図は、本考案の第1実施例に係る複数デー
タ伝送用インターフエースボードのブロツク図、
第2図は従来例としてシステム間の1つのネツト
ワークを示すブロツク図、第3図は従来例として
特定のシステム間で採用するDMA方式を示すブ
ロツク図である。 図面中、1……バスインターフエース、2……
スリーステートバツフア、3……アドレスデコー
ダ、4,5,6……デユアルポートメモリ、4a
,5a,6a……ポート、10,11,12,1
3,14……システム。

Claims (1)

    【実用新案登録請求の範囲】
  1. デユアルポートメモリ、アドレスデコーダとス
    リーステートバツフアを設けたバスインターフエ
    ース回路を具備し、1枚のインターフエースボー
    ドから、複数のインターフエースボードへのデー
    タの送信・受信用ポートを備えた事を特徴とする
    複数データ伝送用インターフエースボード。
JP1517890U 1990-02-20 1990-02-20 Pending JPH03107736U (ja)

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JP1517890U JPH03107736U (ja) 1990-02-20 1990-02-20

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Application Number Priority Date Filing Date Title
JP1517890U JPH03107736U (ja) 1990-02-20 1990-02-20

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JPH03107736U true JPH03107736U (ja) 1991-11-06

Family

ID=31518496

Family Applications (1)

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JP1517890U Pending JPH03107736U (ja) 1990-02-20 1990-02-20

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