JPH01169657A - バツファメモリ通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バッファメモリ制御方式に係り、特に、複数
個のプロセッサ間で相互通信を行う場合に好適なバッフ
ァメモリ通信方式に関するものである。

〔従来の技術〕

従来の装置は、特開昭６０−　」−２４１３９号公報に
記載のように、複数個プロセッサー間で相互通信を行な
う場合、各プロセッサーに通信データを格納する為のバ
ッファメモリを持たせ、このバッファメモリのアドレス
空間の属性を属性記憶手段により変更可能とし、自系又
は、他系プロセッサーに切り替え使用する構成において
、通信データをバッファメモリにセットし、バッファメ
モリの属性を変更することによりプロセッサー間の相互
通信を実現していた。

〔発明が解決しようとする問題点〕

上記従来技術は、以下の点について配慮がされておらず
、拡張、汎用性及び小型化の点で問題があった。

（１）属性を切替るスイッチ等の制御権をもつ、プロセ
ッサーユニットが、郭」こバッファメモリの制御権も持
つため、複数のプロセッサー間の相互通信をコントロー
ルしてしまうため、システム構成上、制限を受ける。

（２）相互通信を行うプロセンサーの数が増加すると、
バッファメモリの属性を切替るスイッチ等及び、バッフ
ァメモリか増え、ハードの増加を招く。例えば２つのプ
ロセッサーでの相互通信のための属性切替用スイッチ等
及びバッファメモリのハード規模をｎとすると、Ｎ個の
プロセッサーでの相互通信を実現しようとすると、（Ｎ
−１）Ｘｎのハードが必要となり、プロセッサーの数に
比例して増加することとなる。

本発明の目的は、上記の欠点を排除し、バスの使用頻度
の低い効率的なバッファメモリ通信方式を提供すること
にある。

〔問題点を解決するための手段〕

上記の目的は、各プロセッサーのバス間に、バッファメ
モリを設け、本バッファメモリのアドレス空間を各プロ
セッサーの記憶空間の一部として共有し、さらに、その
バッファメモリを分割し、分割されたバッファを各プロ
セッサー専用の通信データ格納エリアとし、更にこれら
バッファメモリの制御装置を設けることにより達成され
る。

〔作用〕

複数個のプロセッサー間で相互通信を行う場合の、バッ
ファメモリの動作は以下の通り（１）任意のプロセッサ
から送信要求があった場合。

該当エリアへバスよりデータを格納し、次に、宛先プロ
セッサーへ信号を送る。

（２）任意のプロセッサーから受信要求があった場合 該当プロセッサーへ信号を送り、該当プロセッサーから
の送信要求を待つ。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。

（１）ローカルレフ０ロセツサーＡ１が、ローカルプロ
セッサーＢ４へ情報を送信したい時。

ローカルプロセッサーＡ１は、 バッファメモリ１０の中のローカルプロセッサーＡ用エ
リアへ送信したい情報を書き込む、その後、バッファメ
モリ制御装置１１が、ローカルプロセッサー４へローカ
ルプロセッサーＡからの送信要求を伝え、次にローカル
プロセッサー４がバッファメモリ１０の中のローカルプ
ロセッサーＡ用エリアより読み込むことにより送信が完
了する。

（２）ローカルプロセッサーＡ１が、ローカルプロセッ
サーＣ７の情報を受信したい時。

ローカルプロセッサーＡ１は、バッファメモリ制御装置
１１を通してローカルプロセッサーＣ７へ受信要求を送
り、次にローカルプロセッサーＣ７が該当情報を、バッ
ファメモリ１０の中のローカルプロセッサＣ用エリアへ
情報を書き込み、その後、バッファメモリ制御装置１１
が、ローカルプロセッサーへ１ヘセット完了を知らせ、
次にローカルプロセッサーＡ１がバッファメモリ１０内
の該当箇所を読み込んで、受信が完了する。

これらの送信・受信を繰り返すことにより、複数のプロ
セッサー間の相互通信を実現する。

第２図に各プロセッサーＡ−Ｃの処理フローを示す。

〔発明の効果〕

本発明によれば、以下の効果が考えられる。

（１）小型化 従来方式のｎｘ（Ｎｌ）（但しｎは２つのプロセッサー
接続時のハード規模、Ｎはプロセッサーの接続数）に対
して、プロセッサー増す毎に１つのポートを増せば良い
ので、本発明は０　、８　ｎ　＋０　、２　ｎ　Ｘ　（
Ｎ　−１）となり小型化が計れる。

（２）汎用性 マルチプロセッサーシステムに於ける、相互通信を全く
制限条件を付けずに、自由に実施できるため、システム
構成が容易になる。

【図面の簡単な説明】

第」図は、本発明の一実施例のブロック図、第２図は、
プロセッサーの処理フロー図である。 １．４．７・・ローカルプロセッサー、２，５゜８・・
・メインメモリ、３，６．９　　・バス、１０・・バッ
ファメモリ、１１・・バッファメモリ制御装置。 ・　６　・

Claims (1)

【特許請求の範囲】
1. １、複数個のプロセッサーの間で、相互通信を行なうマ
   ルチプロセッサーシステムに於いて、前記各プロセッサ
   ーの通信データを格納するための、バッファメモリを具
   備し、前記バッファメモリのアドレス空間を、それぞれ
   のプロセッサの自系のアドレス空間として持つことを可
   能とし、且つ、バッファメモリ中のエリアを各プロセッ
   サ毎に割り当てたことを特徴とする、バッファメモリ通
   信方式。