JPH03108043A - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
- Publication number
- JPH03108043A JPH03108043A JP1245082A JP24508289A JPH03108043A JP H03108043 A JPH03108043 A JP H03108043A JP 1245082 A JP1245082 A JP 1245082A JP 24508289 A JP24508289 A JP 24508289A JP H03108043 A JPH03108043 A JP H03108043A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- cache memory
- address array
- tag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、キャッシュメモリ制御方式に係り、特に、キ
ャッシュメモリ制御方式におけるアドレスアレイのパリ
ティエラーが発生した場合のアドレスアレイの更新処理
に関する。
ャッシュメモリ制御方式におけるアドレスアレイのパリ
ティエラーが発生した場合のアドレスアレイの更新処理
に関する。
従来のキャッシュメモリシステムでは、特開昭６１−１
９９１３７号公報に記載のように、アドレスアレイでパ
リティエラーが発生すると、キャッシュミスとしてアド
レスアレイを更新している。
９９１３７号公報に記載のように、アドレスアレイでパ
リティエラーが発生すると、キャッシュミスとしてアド
レスアレイを更新している。
一方、モトローラ社製マイクロプロセッサ６８０３０の
ユーザーズ・マニュアル、あるいは日経エレクトロニク
ス誌１９８６年１月１３日号、第１８６〜１８７頁に記
載のように、アドレスアレイのいわゆる有効ビットが複
数存在するキャッシュメモリ制御装置が知られている。
ユーザーズ・マニュアル、あるいは日経エレクトロニク
ス誌１９８６年１月１３日号、第１８６〜１８７頁に記
載のように、アドレスアレイのいわゆる有効ビットが複
数存在するキャッシュメモリ制御装置が知られている。
このようなキャッシュメモリ制御装置の構成を第２図に
示す。
示す。
アドレスアレイ２は、タグ２１、有効ビット（Ｖ３．Ｖ
２．Ｖｌ、ＶＯ）２２〜２５、およびパリティビット（
Ｐ）２６から構成される。一方、ＣＰＵＩのアドレスレ
ジスタ１０の内容は、タグ１１、インデックス１２およ
びオフセット１３から構成される。この例では、オフセ
ット１３は２ビツトであり、４個のオフセットアドレス
の各々に１ビツトの有効ビットが設けられていることに
なる。
２．Ｖｌ、ＶＯ）２２〜２５、およびパリティビット（
Ｐ）２６から構成される。一方、ＣＰＵＩのアドレスレ
ジスタ１０の内容は、タグ１１、インデックス１２およ
びオフセット１３から構成される。この例では、オフセ
ット１３は２ビツトであり、４個のオフセットアドレス
の各々に１ビツトの有効ビットが設けられていることに
なる。
ＣＰＵＩが出力するアドレスのインデックス信号１０２
により、アドレスアレイ２のエントリが選択される。こ
の選択されたエントリについてアドレスアレイ２が出力
するタグ信号２０１とＣＰＵ１が出力するタグ信号１１
とは比較器３１により比較され、両者が一致したら、信
号３０１が論理１′１”となる。また、ＣＰＵＩが出力
するオフセット信号１０３に従って４ビツトの有効ビッ
ト２０２のうちの１ビツトが、セレクタ３２により選択
され、信号３０２として出力される。アドレスアレイ２
の選択されたエントリの全データ信号２０３はパリティ
検査器３３によりチエツクされ、結果が正常の場合、信
号３０３を論理１１１ Ｉ＋にする。信号３０１，３０
２，３０３がすべて“１”の場合、ＡＮＤ論理３４によ
り信号３０４を１１１″にしてキャッシュがヒツトした
ことを示す。これ以外の場合は、ミスヒツトとしてアド
レスアレイ２が更新される。そのための更新データ５０
は、以下のようにして得られる。
により、アドレスアレイ２のエントリが選択される。こ
の選択されたエントリについてアドレスアレイ２が出力
するタグ信号２０１とＣＰＵ１が出力するタグ信号１１
とは比較器３１により比較され、両者が一致したら、信
号３０１が論理１′１”となる。また、ＣＰＵＩが出力
するオフセット信号１０３に従って４ビツトの有効ビッ
ト２０２のうちの１ビツトが、セレクタ３２により選択
され、信号３０２として出力される。アドレスアレイ２
の選択されたエントリの全データ信号２０３はパリティ
検査器３３によりチエツクされ、結果が正常の場合、信
号３０３を論理１１１ Ｉ＋にする。信号３０１，３０
２，３０３がすべて“１”の場合、ＡＮＤ論理３４によ
り信号３０４を１１１″にしてキャッシュがヒツトした
ことを示す。これ以外の場合は、ミスヒツトとしてアド
レスアレイ２が更新される。そのための更新データ５０
は、以下のようにして得られる。
更新データ５０のうちタグ５１としては、ＣＰＵ１が出
力するタグ信号１０１をそのまま用いる。
力するタグ信号１０１をそのまま用いる。
■３〜ｖＯの有効ビットは、次のように更新される。ま
ず、比較器３１の出力信号３０１がｉｔ Ｏｉｔの場合
、すなわちアドレスアレイ２のタグ２１とＣＰＵ１が出
力するアドレスのタグ１１が異なる場合、有効ビット信
号２０２はすべて無効である。
ず、比較器３１の出力信号３０１がｉｔ Ｏｉｔの場合
、すなわちアドレスアレイ２のタグ２１とＣＰＵ１が出
力するアドレスのタグ１１が異なる場合、有効ビット信
号２０２はすべて無効である。
この場合、キャッシュミスとして、オフセット信号によ
りセレクトされたアドレスのデータアレイが更新される
ので、オフセット信号１０３によりセレクトされた有効
ビットをｄｉ Ｉ Ｉ＋にして、他の有効ビットは“Ｏ
”にする。信号３０１が“１″の場合、すなわち、タグ
一致の場合、有効ビット信号２０２はすべて有効である
ため、オフセット信号１０３によりセレクトされた有効
ビットをｔＬ Ｉ Ｐ＋にして、他のビットは有効ビッ
ト信号２０２をそのまま出力する。
りセレクトされたアドレスのデータアレイが更新される
ので、オフセット信号１０３によりセレクトされた有効
ビットをｄｉ Ｉ Ｉ＋にして、他の有効ビットは“Ｏ
”にする。信号３０１が“１″の場合、すなわち、タグ
一致の場合、有効ビット信号２０２はすべて有効である
ため、オフセット信号１０３によりセレクトされた有効
ビットをｔＬ Ｉ Ｐ＋にして、他のビットは有効ビッ
ト信号２０２をそのまま出力する。
これらの手順は、ＡＮＤ論理４１〜４４、ＯＲ論理４５
〜４８、デコーダ３５により実現される。
〜４８、デコーダ３５により実現される。
すなわち、ＡＮＤ論理４１〜４４により、信号３０１が
１１１ Ｉ＋の場合、信号４０１〜４０４をそのまま出
力する。また、信号３０１が“０”の場合、信号４０１
〜４０４をすべて０”にする。
１１１ Ｉ＋の場合、信号４０１〜４０４をそのまま出
力する。また、信号３０１が“０”の場合、信号４０１
〜４０４をすべて０”にする。
さらに、オフセット信号１０３をデコードした信号３０
３とＯＲ論理４５〜４８により該当する有効ビットを“
１″にする。
３とＯＲ論理４５〜４８により該当する有効ビットを“
１″にする。
パリティ生成器４９は、更新データのうちパリティビッ
ト５６を除いた全てのデータからパリティビットを生成
し、信号４０９として出力する。
ト５６を除いた全てのデータからパリティビットを生成
し、信号４０９として出力する。
上記従来技術は、アドレスアレイにパリティエラーが発
生した場合に以下のような問題があった。
生した場合に以下のような問題があった。
第２図において、ＣＰＵＩの出力するタグ信号１０１と
アドレスアレイ２の出力するタグ信号２０１が一致し、
信号３０１が“１”であるときに、アドレスアレイの出
力データ２０３にパリティエラーが発生して信号３０３
がｉｔ Ｏｔｔになると、キャッシュメモリ制御装置は
、ミスヒツトとしてアドレスアレイ２を更新する。この
とき、更新するビット信号４０５〜４０８は、信号３０
１が１１１１１のため、セレクトされたビット以外の有
効ビットには、アドレスアレイ２の出力データ２０２が
そのまま出力される。しかし、アドレスアレイの出力デ
ータ２０３にパリティエラーが発生しているため、有効
ビット信号２０２には信頼性がなく、このため、更新デ
ータ５０の有効ビット５２〜５５に不正なデータを書き
込む可能性があった。
アドレスアレイ２の出力するタグ信号２０１が一致し、
信号３０１が“１”であるときに、アドレスアレイの出
力データ２０３にパリティエラーが発生して信号３０３
がｉｔ Ｏｔｔになると、キャッシュメモリ制御装置は
、ミスヒツトとしてアドレスアレイ２を更新する。この
とき、更新するビット信号４０５〜４０８は、信号３０
１が１１１１１のため、セレクトされたビット以外の有
効ビットには、アドレスアレイ２の出力データ２０２が
そのまま出力される。しかし、アドレスアレイの出力デ
ータ２０３にパリティエラーが発生しているため、有効
ビット信号２０２には信頼性がなく、このため、更新デ
ータ５０の有効ビット５２〜５５に不正なデータを書き
込む可能性があった。
本発明の目的は、アドレスアレイの出力データにパリテ
ィエラーが発生したときに、アドレスアレイの更新デー
タに不正な有効ビットが書き込まれることを抑止するこ
とにより、アドレスアレイ更新データの信頼性を向上さ
せることができるキャッシュメモリ制御方式を提供する
ことにある。
ィエラーが発生したときに、アドレスアレイの更新デー
タに不正な有効ビットが書き込まれることを抑止するこ
とにより、アドレスアレイ更新データの信頼性を向上さ
せることができるキャッシュメモリ制御方式を提供する
ことにある。
上記目的を達成するために、本発明によるキャッシュメ
モリ制御方式は、複数の有効ビットを有するアドレスア
レイと、該アドレスアレイに対応してデータを格納する
データアレイとを有するキャッシュメモリの制御方式で
あって、上記アドレスアレイにパリティエラーが発生し
たときは、ＣＰＵからのアドレスタグと上記アドレスア
レイ内のアドレスタグとが一致した場合であっても、上
記ＣＰＵが出力するアドレスオフセットによりセレクト
された有効ビット以外の有効ビットの更新データを論理
値１（ＯＩ＋にすることにより、有効ビットに不正なデ
ータが書き込まれることを抑止するようにしたものであ
る。
モリ制御方式は、複数の有効ビットを有するアドレスア
レイと、該アドレスアレイに対応してデータを格納する
データアレイとを有するキャッシュメモリの制御方式で
あって、上記アドレスアレイにパリティエラーが発生し
たときは、ＣＰＵからのアドレスタグと上記アドレスア
レイ内のアドレスタグとが一致した場合であっても、上
記ＣＰＵが出力するアドレスオフセットによりセレクト
された有効ビット以外の有効ビットの更新データを論理
値１（ＯＩ＋にすることにより、有効ビットに不正なデ
ータが書き込まれることを抑止するようにしたものであ
る。
ＣＰＵからのアドレスタグとアドレスアレイのアドレス
タグとの比較の結果、両者が一致する場合には、ＣＰＵ
からのアドレスオフセットでセレクトされる有効ビット
以外の有効ビットはそのまま現在の値で更新されるが、
本発明では、このアドレスタグ一致の場合であっても、
パリティエラー発生時はアドレスタグ不一致の場合と同
様の有効ビットの更新を行う、すなわち、アドレスオフ
セットでセレクトされる以外の有効ビットを論理値″０
″′にすることにより、有効ビットに不正なデータが書
き込まれることを防止する。
タグとの比較の結果、両者が一致する場合には、ＣＰＵ
からのアドレスオフセットでセレクトされる有効ビット
以外の有効ビットはそのまま現在の値で更新されるが、
本発明では、このアドレスタグ一致の場合であっても、
パリティエラー発生時はアドレスタグ不一致の場合と同
様の有効ビットの更新を行う、すなわち、アドレスオフ
セットでセレクトされる以外の有効ビットを論理値″０
″′にすることにより、有効ビットに不正なデータが書
き込まれることを防止する。
これによって、アドレスアレイの有効ビットの信頼性の
向上を図ることができる。
向上を図ることができる。
以下、本発明の一実施例について、詳細に説明する。
第１図に１本発明の実施例に係るキャッシュ制御装置の
構成を示す。第２図と同一の要素には同一の参照番号を
付しである。
構成を示す。第２図と同一の要素には同一の参照番号を
付しである。
第２図と異なる点は、本実施例では有効ビットを更新す
るためのＡＮＤ論理４１〜４４にパリティチエツクの結
果を示す信号３０３を入力していることにある。
るためのＡＮＤ論理４１〜４４にパリティチエツクの結
果を示す信号３０３を入力していることにある。
この構成により、アドレスアレイ２の出力データ２０３
にパリティエラーが発生すると、信号３０１が“ＯＩ＋
になるため、ＡＮＤ論理４１〜４４の出力信号４０１〜
４０４はすヘテ” ｏ ” ニなる。この結果、ＯＲ論
理４５〜４８によりオフセット信号１０３でセレクトさ
れた有効ビットのみ“１″が出力され、他のビットはす
べて“Ｏ”が出力される。
にパリティエラーが発生すると、信号３０１が“ＯＩ＋
になるため、ＡＮＤ論理４１〜４４の出力信号４０１〜
４０４はすヘテ” ｏ ” ニなる。この結果、ＯＲ論
理４５〜４８によりオフセット信号１０３でセレクトさ
れた有効ビットのみ“１″が出力され、他のビットはす
べて“Ｏ”が出力される。
したがって、パリティエラー発生時には、タグが一致し
たとしても、オフセット信号１０３によりセレクトされ
た有効ビット以外の有効ビットは論理値“０″にされる
。
たとしても、オフセット信号１０３によりセレクトされ
た有効ビット以外の有効ビットは論理値“０″にされる
。
なお、本実施例では、ＡＮＤ論理４１〜４４に信号２０
２を入力することにより目的を達成しているが、パリテ
ィエラーが発生した場合にオフセット信号１０３でセレ
クトされない有効ビットの更新データ５２〜５５が“０
”になれば、他の方法によってもよい。
２を入力することにより目的を達成しているが、パリテ
ィエラーが発生した場合にオフセット信号１０３でセレ
クトされない有効ビットの更新データ５２〜５５が“０
”になれば、他の方法によってもよい。
本発明によれば、ＣＰＵが出力するアドレスのタグとア
ドレスアレイのタグが一致しているときにパリティエラ
ーが発生すると、更新データの有効ビットのうち、ＣＰ
Ｕが出力するアドレスのオフセットでセレクトさたビッ
ト以外のすべての有効ビットには１１０１）が出力され
るため、アドレスアレイ更新データの信頼性を向上させ
ることができる。
ドレスアレイのタグが一致しているときにパリティエラ
ーが発生すると、更新データの有効ビットのうち、ＣＰ
Ｕが出力するアドレスのオフセットでセレクトさたビッ
ト以外のすべての有効ビットには１１０１）が出力され
るため、アドレスアレイ更新データの信頼性を向上させ
ることができる。
第１図は本発明の一実施例を示すキャッシュメモリ制御
装置の構成を示すブロック図、第２図は従来のキャッシ
ュメモリ制御装置のブロック図である。 １・・・ＣＰＵ、 ２・・アドレスアレイ、 ２１・・・タグ、 ２２〜２４有効ビットＶＯ−Ｖ３． ３１・・・比較器。 ３３・・・パリティ検査器、 ５０・・・更新データ。 発 ！ 災２η
装置の構成を示すブロック図、第２図は従来のキャッシ
ュメモリ制御装置のブロック図である。 １・・・ＣＰＵ、 ２・・アドレスアレイ、 ２１・・・タグ、 ２２〜２４有効ビットＶＯ−Ｖ３． ３１・・・比較器。 ３３・・・パリティ検査器、 ５０・・・更新データ。 発 ！ 災２η
Claims (1)
- 【特許請求の範囲】 １、複数の有効ビットを有するアドレスアレイと、該ア
ドレスアレイに対応してデータを格納するデータアレイ
とを有するキャッシュメモリの制御方式であって、 上記アドレスアレイにパリテイエラーが発生したときは
、ＣＰＵからのアドレスタグと上記アドレスアレイ内の
アドレスタグとが一致した場合であっても、上記ＣＰＵ
が出力するアドレスオフセットによりセレクトされた有
効ビット以外の有効ビットの更新データを論理値“０”
にすることにより、有効ビットに不正なデータが書き込
まれることを抑止することを特徴とするキャッシュメモ
リ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245082A JPH03108043A (ja) | 1989-09-22 | 1989-09-22 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245082A JPH03108043A (ja) | 1989-09-22 | 1989-09-22 | キャッシュメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108043A true JPH03108043A (ja) | 1991-05-08 |
Family
ID=17128336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1245082A Pending JPH03108043A (ja) | 1989-09-22 | 1989-09-22 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108043A (ja) |
-
1989
- 1989-09-22 JP JP1245082A patent/JPH03108043A/ja active Pending
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