JPS6346558A - スタンバイｒａｍ内多バイトデ−タの保護方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコンピュータのメイン電源のオン、
オフにかかわらず別系統を源からｉｉｉ供給を受けて動
作するスタンバイＲＡＭを有するマイクロコンピュータ
システムにおいて、スタンバイＲＡＭへ多バイトデータ
を書込んでいる最中にメイン電源のオフによって書込み
動作が停止して多バイトデータが破壊されても、それを
正常なデータに復元することができるスタンバイＲＡＭ
内多バイトデータの保護方式に関する。

〔従来の技術〕

近年、マイクロコンピュータシステムを組込んだ電子機
器の開発が盛んに行なわれているが、その中でも、マイ
クロコンピュータのメイン電源のオン、オフにかかわら
ず別系統電源から供給される微小電流で動作するスタン
バイＲＡＭを備えたマイクロコンピュータシステムを採
用する電子機器が増えている。

このような電子機器として、自動車の内燃機関。

変速装置等を制御する自動車用電子制御機器がある。こ
の機器の場合、イグニッションスイッチ系統からメイン
を源をマイクロコンピュータシステムに供給し、自動車
バッテリからイグニッションスイッチを介することなく
取出した別系統Ｎ、源を上記スタンバイＲＡＭへ供給し
て、ドライバがイグニッションスイッチを切った後でも
スタンバイＲＡＭの内容が保持されるように構成されて
いる。

そして、上記スタンバイＲＡ　Ｍには、その不揮発性を
活かして、ディーラ−での診断に役立つ各種の異常モー
ド情報や、車両個々のバラツキを吸収するために学習し
た制御量最適化の為の補正量等の重要なデータが格納さ
れている。

従って、スタンバイＲＡＭに格納された上記のような重
要なデータを破壊しないようにすることは、制御機器設
計上の重要事項の一つであり、その為のスタンバイＲＡ
Ｍ内データ保護方式として、従来、次のような方式が提
藁乃至実用化されている。

■従来方式１ イグニッションスイッチのオフ時つまりメイン電源のオ
フ時に、マイクロコンピュータのリセット信号をアクテ
ィブ（ＡＣＴＩＶＥ）にし、メイン電源低電圧時におけ
るマイクロコンピュータの不確定動作を防止し、主にプ
ログラム暴走によるスタンバイＲＡＭ内データの破壊を
防止する。

■従来方式２ マイクロコンピュータのリセット信号がアクティブにな
る直前に、外部割込み信号をハードウェア的に発生させ
、その割込みプログラムの中で、リセット信号がアクテ
ィブになるまでダミー命令を実行し、スタンバイＲＡＭ
への書込みを実行しないようにして、スタンバイＲＡＭ
内データの破壊を防止する。

〔発明が解決しようとする問題点〕

ところで、スタンバイＲＡＭ内データには、１バイトデ
ータと、複数のバイトで一つの意味を持つ多バイトデー
タとがある。後者の多バイトデータ、例えば８ビツトマ
イクロコンピユータにおける１６ビツトデータの場合、
これをスタンバイＲＡＭの連続する２バイトの領域に書
込むときに２回のストア命令が実行されるが、その間に
マイクロコンピュータの動作が停止すると、２バイトデ
ータが破壊されることになる。

例えば、スタンバイＲＡＭのアドレスｎを上位バイト用
、アドレスｆｉｌｌを下位バイト用とする２バイトデー
タがあり、更新前の上位バイトの値がｒｏｏｏｏｏｏｏ
ｌＪ　、下位バイトの値がｒ　００００００００　Ｊ、
つまり、１０進数表示でｒ２５６Ｊのデータが格納され
ていたとする。このデータを１０進数表示でｒ２５５Ｊ
の値に書換えるには、上位バイトの値をｒ　０００００
０００　Ｊに、下位バイトの値をｒｌｌｌｌｌｌｌｌ」
に書換える為に、例えば、 ＳＴＡ　　　ｎ　　　￥００ ＳＴＡ　　ｎ＋１　　￥ＦＦ の命令列が実行されるが、アドレスｎの領域の書込み直
後にイグニッションスイッチのオフによるリセットで書
込み動作が停止した場合、アドレスｆｉ＋ｌの値は元の
ｒ　００００００００　Ｊのままになるノテ、アドレス
ｎとアドレス、１＋１との２バイトで表現されるデータ
は１０進数表示でｒｏ　００Ｊとなり、真値よりｒ２５
５Ｊもずれてしまうことになる。

前述した従来方式１．２は、スタンバイＲＡＭ内の１バ
イトデータについては、破壊を防止することは可能であ
るが、上述したような多バイトデータについては、その
破壊を防止することはできず且つ正常な値に復元するこ
ともできない。

本発明はこのような事情に鑑みて為されたちので、その
目的は、スタンバイＲＡ　Ｍ内の多バイトデータ書込み
中にメインを源のオフによって書込み動作が中断されて
も、その多バイトデータを正常な値に復元することがで
きるスタンバイＲＡＭ内多バイトデータ保護方式を提供
することにある。

〔問題点を解決するための手段〕

本発明は上記目的を達成するために、メイン電源のオン
、オフにかかわらず別系統を源から電源供給を受けて動
作し、データバス、アドレスバス。

リード／ライト信号線を介して演算処理装置に接続され
たスタンバイＲＡＭを有するマイクロコンピュータシス
テムにおいて、 前記別系統電源で動作し、前記演算処理装置が前記メイ
ン電源のオフによって動作を停止する直前の前記アト１
／スバス上のアドレスを保持するアドレス保持手段と、 前記別系統電源で動作し、前記演算処理装置が前記メイ
ン電源のオフによって動作を停止する直前の前記リード
／ライト信号線上の信号を保持するリード／ライト信号
保持手段と、 前記別系統電源で動作し、前記演算処理装置が前記メイ
ン電源のオフによって動作を停止する直前に書込もうと
していた多バイトデータの全バイトを保持するデータ保
持手段とを備え、前記演算処理装置は、前記メイン電源
のオン時に、前記リード／ライト信号保持手段にライト
信号が保持され且つ前記アドレス保持手段に保持された
アドレスが多バイトデータ格納アドレスに該当するとい
う条件の成立を判別し、該条件が成立したときは、前記
スタンバイＲＡＭ内の対応する多バイトデータを前記デ
ータ格納手段に格納された多バイトデータに４敗させる
処理を行なうように構成されている。

〔作用〕

演算処理装置がスタンバイＲＡＭ内に多バイトデータを
書込んでいる最中にメイン電源がオフされ、スタンバイ
ＲＡＭ内のその多バイトデータが破壊された場合、リー
ド／ライト信号保持手段にライト信号が保持され且つア
ドレス保持手段に多バイトデータ格納アドレスに該当す
るアドレスが保持されることから、演算処理装置は、次
のメイン電源のオン時に、多バイトデータの書込み中に
動作が停止したことを知り、対応するスタンバイＲＡＭ
内の多バイトデータがデータ保持手段に保持された多バ
イトデータに４敗するような処理を行なって多バイトデ
ータを復元する。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の実施例のブロック図であり、多バイト
データが２バイトデータのみからなる車載用マイクロコ
ンピュータシステムに本発明を通用した例を示し、１は
マイクロコンピュータ、２は自動車バッテリ、３はイグ
ニノシぢンスイッチ、４はメイン電源供給用の定電圧回
路、５はスタンバイ電源供給用の定電圧回路、６はリセ
ット信号発生回路、７はクロック発生回路である。

マイクロコンピュータ１は、演算処理装置（ＭＰＵ）１
０と、ＲＯＭＩＩと、ＲＡＭ１２と、スタンバイＲＡＭ
１３と、入出力ボート＜Ｉ１０ボート）１４と、ゲート
制ｊＴ１回路１５と、第１データレジスタ１６と、第２
データレジスタ１７と、アドレスラッチ回路１８と、リ
ード／ライト信号ランチ回路１９と、ゲート回路（Ｇ）
２０〜２３．３０．３１と、ラッチ信号発生回路２４と
、クロック制御回路３２とを含み、ＭＰＵｌ０と周辺回
路とは必要に応じてＭＰＵｌ０のデータバスＤＢ、アド
レスバスＡＢおよびリード信号線、ライト信号線を含む
コントロールバスＣＢで相互に接続されている。

イグニッシジンスイッチ３のオンで起動される定電圧回
路４の出力電圧Ｖｅｅは、リセット信号発生回路６．ク
ロック発生回路７およびマイクロコンピュータ１のメイ
ン電源供給端子２５に加えられ、リセット信号発生回路
６は出力電圧Ｖｃｃのオン時およびオフ時にリセット信
号Ｒを発生してマイクロコンピュータ１のリセット端子
２６に加える。メイン電源供給端子２５に加わる電圧Ｖ
ｅｃは、ＭＰＵ１０、ＲＯＭｌ１．ＲＡＭ１２．Ｉ１０
ボート１４．ゲート制御回路１５等に供給され、リセッ
ト端子２６に加わるリセット信号はラッチ信号発生回路
２４およびＭＰＵｌ０等に供給される。また、クロック
発生回路７で発生されるクロ、りはマイクロコンピュー
タ１のクロック端子２７に入力され、内部のクロック制
御回路３２でシステムクロックΦが生成されてラッチ信
号発生回路２４およびマイクロコンピュータ１内の各部
に供給される。

定電圧回路５は自動車バッテリ２に直結されている為、
イグニッションスイッチ３のオン、オフにかかわらず動
作し、スタンバイ電圧Ｖ３をマイクロコンピュータ１の
スタンバイ電圧端子２８に加える。この端子２８に加わ
るスタンバイ電圧Ｖｓは、スタンバイＲＡＭ１３．第１
データレジスタ１６．第２データレジスタ１７．アドレ
スラッチ回路１８、リード／ライト信号ラッチ回路１９
に供給される。

マイクロコンピュータ１内のゲート制御回路１５は、ア
ドレスバスＡＢ上のアドレスをデコードし、ゲート回路
２０〜２３．３０．３１の開閉制御を行なうものである
。

また、マイクロコンピュータ１内の第１．第２データレ
ジスタ１６．１７は、ＭＰＵｌ０がスタンバイＲＡＭ１
３内の２バイトデータを書換える際に、予め書換えよう
とする２バイトデータの上位バイト下位バイトを格納し
ておく為のレジスタであり、スタンバイ電圧Ｖｓで動作
することから、その内容はイグニッションスイッチ３の
オフ中にも保持される。第１．第２データレジスタ１６
．１７への書込みは、アドレスバスＡＢに第１．第２デ
ータレジスタ１６．１７対応のアドレスを送出してデー
１−制御回路１５によってゲート回路２０．２１を開く
と共にゲート回路３０．３１を開き、且つコントロール
バスＣＢのリード／ライト信号線をライト状態にするこ
とが行なわれる。また、第１．第２データレジスタ１６
．１７の内容はＭＰＵｌ０から読取り可能であり、前述
と同様にしてゲート回路２０．２１．３０．３１を開き
、コントロールバスＣＢのリード／ライト信号線をリー
ド状態にすることが行なわれる。

ラッチ信号発生回路２４は、リセット端子２６に加わる
リセット信号がローアクティブになった後の最初のシス
テムクロックΦの立下がりで、例えば“０”となるラッ
チ信号りを発生するもので、そのラッチ信号りはアドレ
スランチ回路１８．リード／ライト信号ラッチ回路１９
に与えられる。

アドレスラッチ回路１８は、アドレスバスＡＢの内容を
ラッチ信号りのタイミングでラッチするものであり、リ
ード／ライト信号ラッチ回路１９はコントロールバスＣ
Ｂのリード／ライト信号線の状態をラッチ信号りのタイ
ミングでラッチするものである。いずれもスタンバイ電
圧Ｖｓで動作することから、イグニッションスイッチ３
のオフ中にもその内容は保持される。アドレスランチ回
路１８にラッチされたアドレスおよびリード／ライト信
号ラッチ回路１９に保持された状態は、ＭＰＵｌ０のア
ドレスバスＡＢにそれぞれアドレスラッチ回路１８、リ
ード／ライト信号ラッチ回路１９に対応するアドレスを
送出してゲート制御回路１５によってゲート回路２２．
２３を開くことで、ＭＰＵｌ０からデータバスＤＢを介
して読取り可能になっている。

第２図はスタンバイＲＡＭ１３内のデータ配置例を示す
図であり、スタンバイＲＡＭ１３に割当てられたアドレ
ス空間のうちＣ００Ｏ−ＣＯＯＦまでの１６バイトを合
計８個の２バイトデータ格納域に割当て、他を１バイト
データ格納域に割当てた例を示す、また、各２バイトデ
ータ内の上位バイトは最下位ビットが偶数のアドレスに
格納され、その下位バイトは最下位ビットが奇数のアド
レスに格納されている。

第３図はＭＰＵｌ０がＲＯＭＩＩに格納されたプログラ
ムに従ってスタンバイＲＡＭ１３内の２バイトデータを
更新する際の処理例を示し、第４図はイグニッションス
イッチ３のオンによって起動された直後に行なう処理例
を示す、以下、各図を参照して本実施例の動作を説明す
る。

ＭＰＵｌ０は、ＲＯＭＩＩに格納された各種のプログラ
ムに従い、公知のようにマイクロコンピュータ１０入出
力端子２９に加わる信号をＩ１０ボート１４を介して読
込み、それに従って各種の演算を実行し、演算して得た
各種制御信号をＩ１０ボート１４を介して外部に出力し
ている。

そのような処理過程において、スタンバイＲＡＭ１３内
の２バイトデータの更新が必要になると、従来は、その
２バイトデータの各バイトを直ちにスタンバイＲＡＭ１
３に書込むようにしていたが、本実施例では、スタンバ
イＲＡＭ１３に書込む前に、先ず書込もうとする２バイ
トデータを第１．第２データレジスタ１６．１７に格納
する。これは、第３図に示すようにして行なわれる。即
ち、ＭＰＵｌ０は、スタンバイＲＡＭ１３の更新アドレ
スが前述の例ではｃｏｏｏ〜Ｃ００Ｆに該当するときは
、２バイトデータの更新であると判別しくＳｌ）、書込
もうとする２バイトデータの上位バイトをデータバスＤ
Ｂ、ゲート回路２０を介して第１データレジスタ１６に
書込み（３２）、次いで下位バイトをデータバスＤＢ、
ゲート回路２１を介して第２データレジスタ１７に書込
む（３３）、そして、従来のようにスタンバイＲＡＭ１
３の対応する２バイトデータの書換えを行なう（３４）
。

上記２バイトデータの書換えは、例えば先ず上位バイト
の書換えを行ない、次に下位バイトの書換えを行なうよ
うに１バイトずつ行なわれる。従って、その途中にイグ
ニッションスイッチ３のオフに起因してＭＰＵｌ０の動
作が停止されると前１３５したように２バイトデータの
破壊が生しることになる。

第５図は、スタンバイＲＡＭ１３のアドレスＣ０００、
Ｃ００Ｉに格納された第１の２バイトデータの書換え中
に、イグニッションスイッチ３のオフに起因するリセッ
トがマイクロコンピュータ１にかけられた際の各部の様
子を示すタイミングチャートである。

イグニッションスイッチ３がオフされると、リセット信
号発生回路６から出力されているリセット信号Ｒは所定
時間後に″０”になり、ＭＰＵｌ０は１マシンサイクル
中の実行中であれば、そのマシンサイクルを完了して動
作を停止する。従って、第５図に示すようにそのマシン
サイクルが２バイトデータの上位バイトの書換えサイク
ルであれば、上記バイトの書換え後に動作を停止し、下
位バイトの書換えは実行されない。

他方、リセット信号Ｒが“０”になると、ランチ信号発
生回路２４から出力されているランチ信号りは、次のク
ロックの立下がりで１０″となり、このタイミングでア
ドレスラッチ回路１８．リード／ライト信号ラッチ回路
１９がランチ動作を行なう。

この為、アドレスラッチ回路１８には、そのときアドレ
スバスＡＢに出力されているアドレスＣ０００がラッチ
され、リード／ライト信号ラッチ回路１９には、ライト
状態がラッチされ、ＭＰＵｌ０の動作停止後も保持され
ることになる。また、前述したように、ＭＰＵｌ０は書
換えようとするアドレスＣＱＯＯ，Ｃ００Ｉの２バイト
データの上位バイトを第１データレジスタ１６に、下位
バイトを第２データレジスタ１７に書込んでいるので、
その２バイトデータもＭＰＵｌ０の動作停止後も保持さ
れることになる。

その後、イグニッションスイッチ３がオンされると、Ｍ
ＰＵｌ０はその初期処理において第４図の処理を実行す
る。先ずゲート回路２３を介してリード／ラフチ信号ラ
ッチ回路１９の内容を読込み（Ｓ１０）、それがライト
状態であるか否かを判別する（Ｓｌｌ）　、ライト状態
でなければ次の処理へ移行するが、ライト状態であれば
、ゲート回路２２を介してアドレスラッチ回路１８の内
容を読取る（Ｓ１２）　。

そして、この読込んだアドレスがスタンバイＲＡＭ１３
内の２バイトデータ領域に相当するか否かを判別しく３
１３）　、その領域以外であれば次の処理へ進むが、２
バイトデータ領域であれば、スタンバイＲＡＭ１３内の
対応する２バイトデータを、第１、第２データレジスタ
１６．１７に格納された２バイトデータに一致させる処
理を実行する（３１４〜３１８）。

第５図に示したタイミングチャートの場合、リード／ラ
イト信号ラッチ回路１９にはライト状態が保持され、ア
ドレスランチ回路１８には第１の２バイトデータの上位
バイトのアドレスＣ００Ｏが格納されているので、ＭＰ
Ｕｌ０はステップＳ１４〜８１８を実行することになる
。

さて、スタンバイＲＡＭ１３内の対応する２バイトデー
タを、第１．第２データレジスタ１６．１７に格納され
た２バイトデータに一致させる処理としては各種の処理
が考えられ、本発明ではその方法まで躍定するものでは
ないが、第４図にはその一例として、２バイトデータの
書換え中に動作が停止した場合、無条件に第１．第２デ
ータレジスタ１６、１７の内容を対応するスタンバイＲ
ＡＭ１３のアドレスに１込む方法を採用している。また
、第１゜第２データレジスタ１６．１７の書込み先アド
レスを知る方法として、アドレスランチ回路１８に格納
されたアドレスと、その最下位ビットが偶数か奇数かの
条件で決定している７即ち、前述したように２バイトデ
ータの上位バ１トは最下位ビットが偶数のアト１ノスに
格納され、下位バイトは奇数のアドレスに格納されるの
で、ＭＰＵｌ０はアドレスラッチ回路１８にラッチされ
た最下位ビットが偶数のときは、第１データレジスタ１
６の内容をそのラッチアドレスに相当するスタンバイＲ
ＡＭ１３の領域に書込んだ後、第２データレジスタ１７
の内容をランチアドレス＋１に相当するスタンバイＲＡ
Ｍ１３の領域に書込み（５１４〜５１６）、反対にアド
レスラッチ回路１８にラッチされた最下位ビットが奇数
のときは、第１データレジスタ１６の内容をそのラッチ
アドレス−１に相当するスタンバイＲＡＭ１３の領域に
書込んだ後、第２データレジスタ１７の内容をランチア
ドレスに相当するスタンバイＲＡＭ１３の領域に書込む
（３１４，３１７，３１８）　、従って、第５図に示し
たタイミングチャート・の場合、アドレスラッチ回路１
８にはＣ０００のアドレスがラッチされ、その最下位ビ
ットは偶数であるから、第１データレジスタ１６の内容
がスタンバ・イＲＡＭ１３のｃｏｏｏの領域に格納され
、第２データレジスタ１７の内容がスタンバイＲＡＭ１
３のＣ００１の領域に格納され、未格納のまま停止した
アドレスＣ００１の内容が真価に復元される。

なお、第４図の処理では、第１．第２データレジスタ１
６．１７の内容と、対応するスタンバイＲＡＭ１３の内
容とを照合することなく、第１．第２データレジスタ１
６．１７の内容を書込むようにしたが、両者の内容が一
致するかしないかを照合し２、不−敗のときにのみ一致
しないバイトのみ或いは両バイトを書込むようにしても
良い。

第６図はアドレスラッチ回路１８の実施例の回路図であ
り、スタンバイ電圧Ｖｓで動作するアドレスバスのビッ
ト数に相当する１６個のフリップフロップで構成した例
を示す。各フリップフロップ６０のクロック端子ＣＬＫ
にはラッチ信号りが入力され、データ入力端子りにはア
ドレスバスＡＢの対応するビット線Ａ０〜ＡＩ５の信号
が入力され、出力端子Ｑから各ビットのラッチ信号Ａ０
′〜Ａ１５’が取出される。

第７図はリード／ライト信号ラッチ回路１９の実施例の
回路図であり、スタンバイ電圧Ｖｓで動作する１個のフ
リップフロップ７０を使用し、そのクロック端子ＣＬＫ
にランチ信号りを入力し、データ入力端子りにコントロ
ールバスＣＢのリード／ラッチ信号線の状Ｕ　（Ｒ／Ｗ
）を入力し、出力端子Ｑからラッチ信号Ｒ／Ｗ′を取出
すようにしたものである。

第８回は第１データレジスタ１６の実施例の回路図であ
り、第２データレジスタ１７も同様の構成とすることが
できる。この実施例のデータレジスタは、スタンバイ電
圧Ｖｓで動作する８個のフリップフロップ８０を使用し
、そのクロック端子ＣＬＫに第５図に示すシステムクロ
ックΦとゲート回路３０からのリード／ライト信号Ｒ／
Ｗ３０との論理和をとるゲート回路８１の出力を入力し
、ゲート回路２０の出力中の各データビット線り、〜Ｄ
、をデータ入力端子りに入力し、出力端子Ｑをドライバ
８２を介してデータビット線Ｄ０〜Ｄ、に接続したもの
である。ドライバ８２はリード／ライト信号Ｒ／Ｗ３０
がリードのときオフ状態となり、ライトのときオン状態
となる。なお、ＭＰＵがその動作を停止する直前に書込
もうとしていた２バイトデータの全バイトを保持するデ
ータ保持手段の別の実施例としては、ＭＰＵｌ０がメイ
ン電源で動作する別のレジスタにこれから書込もうとす
る２バイトデータを書込み、その内容を、スタンバイ電
圧Ｖｓで動作する別のレジスタにラッチ信号のタイミン
グでラッチする構成が考えられる。

第９図はラッチ信号発生回路２４の実施例の回路図であ
り、一つのフリップフロップ９０を使用し、そのクロッ
ク端子ＣＬＫにインバータ９１を介して第５図のシステ
ムクロンクΦを入力し、データ入力端子りにリセット信
号Ｒを入力し、出力端子Ｑからインバータ９２を介して
ランチ信号を取出すようにしたものである。

以上本発明の一実施例について説明したが、本発明は以
上の実施例にのみ限定されずその他各種の付加変更が可
能であり、２バイトデータ以外の多バイトデータ例えば
３バイトデータ、４バイトデータ等に対しても適用可能
である。

〔発明の効果〕

以上説明したように、本発明は、演算処理装置がメイン
電源のオフによって動作を停止する直前に、どのような
動作を行なっていたかをデータ保持手段、アドレス保持
手段、リード／ライト信号保持手段に保持させておき、
メインを源のオン時にそれらの保持内容から多バイトデ
ータの書込み中に動作が停止したことを判別すると、対
応するスタンバイＲＡＭ内の多バイトデータをデータ保
持手段に保持された多バイトデータに一致させる処理を
行なうものであり、たとえスタンバイＲＡＭ内の多バイ
トデータが破壊されていても、それを真価に復元するこ
とが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図はスタン
バイＲＡＭ１３内のデータ配置例を示す図、 第３図はＭＰＵｌ０がスタンバイＲＡＭ１３内の２バイ
トデータを更新する際の処理例を示す流れ図、第４図は
イグニッションスイッチ３のオンによって起動された直
後にＭＰＵｌ０が行なう処理例の流れ図、 第５図はスタンバイＲＡＭ１３内の２バイトデータの書
換え中にイグニッションスイッチ３のオフに起因するリ
セットがマイクロコンビエータ１にかけられた際の各部
の状態を示すタイミングチャート、 第６図はアドレスラッチ回路１８の実施例の回路図、 第７図はリード／ライト信号ラッチ回路１９の実施例の
回路図、 第８図は第１データレジスタ１６の実施例の回路図およ
び、 第９図はラッチ信号発生回路２４の実施例の回路図であ
る。 図において、１・・・マイクロコンピュータ、２・・・
自動車バッテリ、３・・・イグニッションスイッチ、４
・・・メイン電源用の定電圧回路、５・・・スタンバイ
ｔＲ用の定電圧回路、６・・・リセット信号発生回路、
７・・・クロック発生回路、１０・・・演算処理装置（
ＭＰＵ）　、１１・・・ＲＯＭ、１２・・・ＲＡＭ、１
３・・・スタンバイＲＡＭ、１４・・・入出力ボート（
Ｉ１０ボート）、１５・・・ゲート制御回路、１６・・
・第１データレジスタ、１７・・・第２データレジスタ
、１８・・・アドレスラッチ回路、１９・・・リード／
ライト信号ラッチ回路、２０〜２３．３０゜３１・・・
ゲート回路、２４・・・ラッチ信号発生回路。 特許出願人　富士通テン株式会社 代理人　弁理士　西教圭一部外２名 スタンバイＲＡＭ１３内のデータ配置例荘示す図第２図 スタンバイＲＡＭ内の２バイトテニタ更新詩の処理１列
ω；危れ図 第３図 ＭＰＵｌ０の起÷ｆ′１直ｉ飯の１皿、理１列の；育五
図第４図 １マシンサイクＪし　−− 第１０のタイミ〉り千↑−ト 菊　５　図 アドレスラッチ回路１８の実施例の回路ｌ第　６　図 リード／ライト信号ラッチ回路１９０実於例の回路図Ｒ
ハＮ３０ 第１データレジスタ１６の実施例の回路図部　８　図 ラッチ信号発生口路２４の実施例 の回路図 １ＰＪＱ　　図

Claims (1)

1. 【特許請求の範囲】 メイン電源のオン、オフにかかわらず別系統電源から電
   源供給を受けて動作し、データバス、アドレスバス、リ
   ード／ライト信号線を介して演算処理装置に接続された
   スタンバイＲＡＭを有するマイクロコンピュータシステ
   ムにおいて、 前記別系統電源で動作し、前記演算処理装置が前記メイ
   ン電源のオフによって動作を停止する直前の前記アドレ
   スバス上のアドレスを保持するアドレス保持手段と、 前記別系統電源で動作し、前記演算処理装置が前記メイ
   ン電源のオフによって動作を停止する直前の前記リード
   ／ライト信号線上の信号を保持するリード／ライト信号
   保持手段と、 前記別系統電源で動作し、前記演算処理装置が前記メイ
   ン電源のオフによって動作を停止する直前に書込もうと
   していた多バイトデータの全バイトを保持するデータ保
   持手段とを備え、 前記演算処理装置は、前記メイン電源のオン時に、前記
   リード／ライト信号保持手段にライト信号が保持され且
   つ前記アドレス保持手段に保持されたアドレスが多バイ
   トデータ格納アドレスに該当するという条件の成立を判
   別し、該条件が成立したときは、前記スタンバイＲＡＭ
   内の対応する多バイトデータを前記データ格納手段に格
   納された多バイトデータに一致させる処理を行なうよう
   に構成されたことを特徴とするスタンバイＲＡＭ内多バ
   イトデータの保護方式。