JPH03108314A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH03108314A JPH03108314A JP1246129A JP24612989A JPH03108314A JP H03108314 A JPH03108314 A JP H03108314A JP 1246129 A JP1246129 A JP 1246129A JP 24612989 A JP24612989 A JP 24612989A JP H03108314 A JPH03108314 A JP H03108314A
- Authority
- JP
- Japan
- Prior art keywords
- patterning
- film
- resist
- entire surface
- resist layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、半導体素子、特に感光性材料（光レジスト）
を用いて、エツチングによりパターニングを行うような
半導体素子の製造方法に関するものである。 〔発明の概要Ｊ 本発明は、半導体素子の製造法において、レジストの重
ねパターニングを可能にするための技術に関しており、
具体的には、紫外線照射ベーキング（ＵＶキエア）を用
いて、重ねパターニングが可能となることを示したもの
である。
を用いて、エツチングによりパターニングを行うような
半導体素子の製造方法に関するものである。 〔発明の概要Ｊ 本発明は、半導体素子の製造法において、レジストの重
ねパターニングを可能にするための技術に関しており、
具体的には、紫外線照射ベーキング（ＵＶキエア）を用
いて、重ねパターニングが可能となることを示したもの
である。
第２図（ａ）〜（Ｃ）に重ねパターニングを行なわない
従来の半導体素子の製造方法を示す、ここでは下層レジ
スト２０と上層レジスト２１の２層のパターンの関係が
示しである。つまり第２図（ａ）において、レジスト２
０のパターンを用いて窒化膜２２がエツチングによりパ
ターニングされたあとに、レジスト２０は１度除去され
て、第２図（ｂ）の状態となる。この状態でレジスト２
１をこの上からパターニングして、イオンインプラ２４
を行い、第２図（Ｃ）に示すようにインプラ領域２５を
形成していた。 〔発明が解決しようとする課題ｌ 第２図（Ｃ）におけるインプラ領域２５を見ると、第２
図（ａ）のレジスト２０の領域にはイオンインフラがさ
れていない、よって第２図（ａ）のレジスト２０を除去
する必要はないことが分かる６本発明は、この無駄な工
程が存在するという課題を解決しようとするものである
。 〔課題を解決するための手段Ｊ 上記課題を解決するために、本発明では紫外線照射ベー
キング（ＵＶキュア）を用いてレジストを硬化させ、レ
ジストの重ねパターニングを行う、ここでＵＶキュアと
は、紫外線をレジストに照射しながら、同時に熱処理を
行うもので通常はレジストの耐熱性を高めるために用い
られるものである。 〔作用１ 本発明による半導体素子の製造工程によれば、下層レジ
ストがパターニングされた状態で、下層レジストにＵＶ
キュアをかける。これにより、レジストの上にレジスト
を塗っても、下層のレジストのパターンの形は崩れず、
安定に塗布することができる。するとレジストの重ねパ
ターニングが可能となり、１度レジストを除去するとい
う無駄な工程を省くことができる。 〔実施例Ｊ 実施例１ 第１図（ａ）〜（ｆ）に本発明による半導体素子の製造
方法の工程順断面図を示す。 まず第１図（ａ）のように、Ｓｉ基板ｌの上にＳｉ窒化
膜な全面に堆積する０次に第１図（ｂ）のように下層レ
ジスト３をパターニングして残し、窒化１１２をエツチ
ングして下層レジスト３と同じ形に残す０次に第１図（
ｂ）の状態でＵＶキュアをかける。このときのＵＶキュ
アのプログラムを第３図及び第４図に示した。ここで第
３図は温度のプログラムであり、第４図は紫外線の照射
強度に対するプログラムである０次に第１図（Ｃ）のよ
うに上層レジスト４を下層レジスト３の上から重ねパタ
ーニングして、この状態でイオンインプラ６を行い、フ
ィールドインプラ領域５を作る０次にレジスト３．４を
すべて除去して、酸化を行う、すると第１図（ｄ）のよ
うに、窒化膜２のないところだけが酸化される１次に第
１図（ｅ）のように窒化膜２を除去する。そのあとは第
１図（ｆ）に示した素子を以下の順序で作る。 まず、ポリシリコン８を、全面堆積してパターニングす
ることにより作り、次にソース・トレインインプラ９を
作り、中間絶縁膜１０を全面堆積したあと、コンタクト
ホールｌＯをパターニングする。そしてＡＩ配線１２を
ＡＩの全面堆積とパタニングによって作る。 なお、ここでは、ＵＶキュアの効果を確かめるために２
枚の基板を用意し工程を基板毎に変えた。つまり、片方
は実施例１と全く同じであるが１片方は第１図（ｂ）の
状態でＵＶキュアをかけずに第１図（Ｃ）のレジスト４
を塗布した。 ここで用いたＵＶキュアのプログラムは実施例１と同じ
第３図及び第４図であり、これから最高温度が１７０℃
であることがわかる。 その結果、ＵＶキュアを施さない基板は、第１図（Ｃ）
の下層レジスト３の形が崩れてしまい、あとの工程に進
めないことが分った。 実施例２ 本例では、実施例１と同じ工程を通したが、第１図下層
レジスト３の厚みの変化を工程の区切り毎に測定した。 その結果が以下の通りである。 下層レジスト３現像後 １．１Ｍｍ下層レジ
スト３ＵＶキュア後 １．０５Ｍｍ上層レジスト４
現像後 １．０５Ｍｍこれから、上層レジス
ト４を露光、現像しても下層レジスト３はほとんど膜減
りしないことが明らかとなった。 〔発明の効果Ｊ 以上の実施例で示したように本発明によれば、安定に重
ねパターニングすることができ、これにより簡明な工程
を実現することができる。
従来の半導体素子の製造方法を示す、ここでは下層レジ
スト２０と上層レジスト２１の２層のパターンの関係が
示しである。つまり第２図（ａ）において、レジスト２
０のパターンを用いて窒化膜２２がエツチングによりパ
ターニングされたあとに、レジスト２０は１度除去され
て、第２図（ｂ）の状態となる。この状態でレジスト２
１をこの上からパターニングして、イオンインプラ２４
を行い、第２図（Ｃ）に示すようにインプラ領域２５を
形成していた。 〔発明が解決しようとする課題ｌ 第２図（Ｃ）におけるインプラ領域２５を見ると、第２
図（ａ）のレジスト２０の領域にはイオンインフラがさ
れていない、よって第２図（ａ）のレジスト２０を除去
する必要はないことが分かる６本発明は、この無駄な工
程が存在するという課題を解決しようとするものである
。 〔課題を解決するための手段Ｊ 上記課題を解決するために、本発明では紫外線照射ベー
キング（ＵＶキュア）を用いてレジストを硬化させ、レ
ジストの重ねパターニングを行う、ここでＵＶキュアと
は、紫外線をレジストに照射しながら、同時に熱処理を
行うもので通常はレジストの耐熱性を高めるために用い
られるものである。 〔作用１ 本発明による半導体素子の製造工程によれば、下層レジ
ストがパターニングされた状態で、下層レジストにＵＶ
キュアをかける。これにより、レジストの上にレジスト
を塗っても、下層のレジストのパターンの形は崩れず、
安定に塗布することができる。するとレジストの重ねパ
ターニングが可能となり、１度レジストを除去するとい
う無駄な工程を省くことができる。 〔実施例Ｊ 実施例１ 第１図（ａ）〜（ｆ）に本発明による半導体素子の製造
方法の工程順断面図を示す。 まず第１図（ａ）のように、Ｓｉ基板ｌの上にＳｉ窒化
膜な全面に堆積する０次に第１図（ｂ）のように下層レ
ジスト３をパターニングして残し、窒化１１２をエツチ
ングして下層レジスト３と同じ形に残す０次に第１図（
ｂ）の状態でＵＶキュアをかける。このときのＵＶキュ
アのプログラムを第３図及び第４図に示した。ここで第
３図は温度のプログラムであり、第４図は紫外線の照射
強度に対するプログラムである０次に第１図（Ｃ）のよ
うに上層レジスト４を下層レジスト３の上から重ねパタ
ーニングして、この状態でイオンインプラ６を行い、フ
ィールドインプラ領域５を作る０次にレジスト３．４を
すべて除去して、酸化を行う、すると第１図（ｄ）のよ
うに、窒化膜２のないところだけが酸化される１次に第
１図（ｅ）のように窒化膜２を除去する。そのあとは第
１図（ｆ）に示した素子を以下の順序で作る。 まず、ポリシリコン８を、全面堆積してパターニングす
ることにより作り、次にソース・トレインインプラ９を
作り、中間絶縁膜１０を全面堆積したあと、コンタクト
ホールｌＯをパターニングする。そしてＡＩ配線１２を
ＡＩの全面堆積とパタニングによって作る。 なお、ここでは、ＵＶキュアの効果を確かめるために２
枚の基板を用意し工程を基板毎に変えた。つまり、片方
は実施例１と全く同じであるが１片方は第１図（ｂ）の
状態でＵＶキュアをかけずに第１図（Ｃ）のレジスト４
を塗布した。 ここで用いたＵＶキュアのプログラムは実施例１と同じ
第３図及び第４図であり、これから最高温度が１７０℃
であることがわかる。 その結果、ＵＶキュアを施さない基板は、第１図（Ｃ）
の下層レジスト３の形が崩れてしまい、あとの工程に進
めないことが分った。 実施例２ 本例では、実施例１と同じ工程を通したが、第１図下層
レジスト３の厚みの変化を工程の区切り毎に測定した。 その結果が以下の通りである。 下層レジスト３現像後 １．１Ｍｍ下層レジ
スト３ＵＶキュア後 １．０５Ｍｍ上層レジスト４
現像後 １．０５Ｍｍこれから、上層レジス
ト４を露光、現像しても下層レジスト３はほとんど膜減
りしないことが明らかとなった。 〔発明の効果Ｊ 以上の実施例で示したように本発明によれば、安定に重
ねパターニングすることができ、これにより簡明な工程
を実現することができる。
【図面の簡単な説明】
第１図（ａ）〜（ｆ）は１本発明による半導体素子の製
造方法の工程順断面図、第２図（ａ）〜（Ｃ）は従来の
半導体素子の製造方法の工程順断面図、第３図は、本発
明の実施例において用いたＵＶキュアの温度プログラム
図、同じく第４図は紫外線照射のプログラム図である。 ・Ｓｉ基板 ・Ｓｔ窒化膜 ・下層レジスト ・上層レジスト ・フィールドインプラ領域 ・イオンインプラ ・酸化膜 ・ポリシリコン ・ソース・トレインインプラ ・中間絶縁賎 ・コンタクトホール ・ＡＩ配線 以
造方法の工程順断面図、第２図（ａ）〜（Ｃ）は従来の
半導体素子の製造方法の工程順断面図、第３図は、本発
明の実施例において用いたＵＶキュアの温度プログラム
図、同じく第４図は紫外線照射のプログラム図である。 ・Ｓｉ基板 ・Ｓｔ窒化膜 ・下層レジスト ・上層レジスト ・フィールドインプラ領域 ・イオンインプラ ・酸化膜 ・ポリシリコン ・ソース・トレインインプラ ・中間絶縁賎 ・コンタクトホール ・ＡＩ配線 以
Claims (1)
- 半導体素子を、感光性材料の露光、現像工程を用いたパ
ターニングによって製造する際に感光性材料に、１７０
℃以下の温度での紫外線照射ベーキングを行う工程と、
紫外線照射ベーキングを行った前記感光性材料の上に、
感光性材料を塗布して露光、現像する工程とを用いる半
導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246129A JPH03108314A (ja) | 1989-09-21 | 1989-09-21 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246129A JPH03108314A (ja) | 1989-09-21 | 1989-09-21 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108314A true JPH03108314A (ja) | 1991-05-08 |
Family
ID=17143912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1246129A Pending JPH03108314A (ja) | 1989-09-21 | 1989-09-21 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108314A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6403423B1 (en) * | 2000-11-15 | 2002-06-11 | International Business Machines Corporation | Modified gate processing for optimized definition of array and logic devices on same chip |
| JP2005252165A (ja) * | 2004-03-08 | 2005-09-15 | Semiconductor Leading Edge Technologies Inc | パターン形成方法 |
-
1989
- 1989-09-21 JP JP1246129A patent/JPH03108314A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6403423B1 (en) * | 2000-11-15 | 2002-06-11 | International Business Machines Corporation | Modified gate processing for optimized definition of array and logic devices on same chip |
| US6548357B2 (en) | 2000-11-15 | 2003-04-15 | International Business Machines Corporation | Modified gate processing for optimized definition of array and logic devices on same chip |
| JP2005252165A (ja) * | 2004-03-08 | 2005-09-15 | Semiconductor Leading Edge Technologies Inc | パターン形成方法 |
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