JPH03108376A - 埋込型ツェナーダイオードおよびその製法 - Google Patents
埋込型ツェナーダイオードおよびその製法Info
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- JPH03108376A JPH03108376A JP1243545A JP24354589A JPH03108376A JP H03108376 A JPH03108376 A JP H03108376A JP 1243545 A JP1243545 A JP 1243545A JP 24354589 A JP24354589 A JP 24354589A JP H03108376 A JPH03108376 A JP H03108376A
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Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、モノリシックＩＣ（集積回路、以下同じ）内
に埋込形で形成するツェナーダイオードおよびその製法
に関する。
に埋込形で形成するツェナーダイオードおよびその製法
に関する。
モノリシックＩＣ内に埋込形で形成された従来のツェナ
ーダイオード部分の構造を第３図に示す。
ーダイオード部分の構造を第３図に示す。
この例では、Ｐ型シリコン基板１の上面に高濃度Ｎ型埋
込層２を形成すると共にエピタキシャル層３を形成した
後に、アイソレーション４を拡散により形成する。
込層２を形成すると共にエピタキシャル層３を形成した
後に、アイソレーション４を拡散により形成する。
そして、ツェナーダイオード部分においては、埋込Ｐマ
スク使用によるフォトリソグラフィ工程によりレジスト
パターニングを行ってボロンを打ち込みその後拡散して
高濃度Ｐ型埋込拡散層５を作成す、る。
スク使用によるフォトリソグラフィ工程によりレジスト
パターニングを行ってボロンを打ち込みその後拡散して
高濃度Ｐ型埋込拡散層５を作成す、る。
次に、ベースマスクにより同様のパターニングを行って
そこにボロンを打ち込みその後拡散してＰ型ベース拡散
層６を作成する。
そこにボロンを打ち込みその後拡散してＰ型ベース拡散
層６を作成する。
次に、エミッタマスクにより同様のパターニングを行っ
てそこにリンを打ち込みその後拡散して高濃度Ｎ型エミ
ッタ拡散層７を作成する。
てそこにリンを打ち込みその後拡散して高濃度Ｎ型エミ
ッタ拡散層７を作成する。
次に、熱処理により酸化膜８を作成してからエツチング
によりアノードコンタクトホール９およびカソードコン
タクトホール１０を形成する。
によりアノードコンタクトホール９およびカソードコン
タクトホール１０を形成する。
最後に、アノード電極１１およびカソード電極１２を形
成する。
成する。
このように、第３図に示す構造のツェナーダイオードで
は、マスク使用によるフォトリソグラフィ工程が３回も
必要であった。
は、マスク使用によるフォトリソグラフィ工程が３回も
必要であった。
また、このツェナーダイオードでは、ブレークダウンに
より高濃度Ｎ型エミッタ拡散層７と高濃度Ｐ型埋込層５
とのＰＮ接合面を流れる電流がエミッタ拡散層７の下部
を通リアノード電極１１の方向に流れるので、エミッタ
拡散層７の下部に生じている空乏層によるピンチ効果に
よって動作抵抗が大きくなるという問題があった。
より高濃度Ｎ型エミッタ拡散層７と高濃度Ｐ型埋込層５
とのＰＮ接合面を流れる電流がエミッタ拡散層７の下部
を通リアノード電極１１の方向に流れるので、エミッタ
拡散層７の下部に生じている空乏層によるピンチ効果に
よって動作抵抗が大きくなるという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的は、製造工程が簡略化でき、また動作抵抗も少な
いツェナーダイオード及びその製法提供することである
。
の目的は、製造工程が簡略化でき、また動作抵抗も少な
いツェナーダイオード及びその製法提供することである
。
このために本発明のツェナーダイオードは、エピタキシ
ャル層の上面に形成したアノード拡散層と、該アノード
拡散層とでＰＮ接合部を形成するよう該アノード拡散層
の下面に形成したカソード拡散層と、上記エピタキシャ
ル層の上面に形成され上記エピタキシャル層を介して上
記カソード拡散層と接続されるカソード取出用のエミッ
タ拡散層とを具備するように構成した。
ャル層の上面に形成したアノード拡散層と、該アノード
拡散層とでＰＮ接合部を形成するよう該アノード拡散層
の下面に形成したカソード拡散層と、上記エピタキシャ
ル層の上面に形成され上記エピタキシャル層を介して上
記カソード拡散層と接続されるカソード取出用のエミッ
タ拡散層とを具備するように構成した。
また、本発明のツェナーダイオードの製法は、エピタキ
シャル層の上面にカソード取出用のエミッタ拡散層を形
成する工程と、上記エピタキシャル層の上面にアノード
拡散層を形成する工程と、該アノード拡散層の下側にカ
ソード拡散層を形成する工程とを具備し、上記アノード
拡散層を形成する工程と上記カソード拡散層を形成する
工程に共通のレジストパターンマスクを使用するように
した。
シャル層の上面にカソード取出用のエミッタ拡散層を形
成する工程と、上記エピタキシャル層の上面にアノード
拡散層を形成する工程と、該アノード拡散層の下側にカ
ソード拡散層を形成する工程とを具備し、上記アノード
拡散層を形成する工程と上記カソード拡散層を形成する
工程に共通のレジストパターンマスクを使用するように
した。
以下、本発明の実施例について説明する。第１図はその
一実施例のツェナーダイオードの構造を示す図である。
一実施例のツェナーダイオードの構造を示す図である。
第３図に示したものと同一のものには同一の符号を付し
てその説明は省略する。
てその説明は省略する。
本実施例では、エミッタマスクを使用したホトリソグラ
フィ工程によりパターニングを行ってそこにリンを打ち
込みその後拡散してカソード取出用の高濃度Ｎ型エミッ
タ拡散層２１を作成する。
フィ工程によりパターニングを行ってそこにリンを打ち
込みその後拡散してカソード取出用の高濃度Ｎ型エミッ
タ拡散層２１を作成する。
次に、埋込Ｐマスクにより同様のパターニングを行って
そこにボロンを打ち込みその後アニールにより拡散して
高濃度Ｐ型アノード層２２を形成する。
そこにボロンを打ち込みその後アニールにより拡散して
高濃度Ｐ型アノード層２２を形成する。
次に、上記埋込マスクにより作成したレジストパターン
マスクをそのまま使用して、高濃度アノード層２２の上
からリンを打ち込みその後アニールすることにより拡散
して、高濃度Ｎ型カソード層２３を形成する。このとき
、リン打ち込みは高濃度Ｐ型アノード層２２より深くま
で到達するように加速電圧を選択し、また高濃度Ｐ型ア
ノード層２２はアニールにより更に横方向に拡散させる
。
マスクをそのまま使用して、高濃度アノード層２２の上
からリンを打ち込みその後アニールすることにより拡散
して、高濃度Ｎ型カソード層２３を形成する。このとき
、リン打ち込みは高濃度Ｐ型アノード層２２より深くま
で到達するように加速電圧を選択し、また高濃度Ｐ型ア
ノード層２２はアニールにより更に横方向に拡散させる
。
この後は、第３図で説明したのと同様の方法でアノード
電極１１およびカソード電極１２を形成する。
電極１１およびカソード電極１２を形成する。
このように、本実施例では高濃度Ｐ型アノード層２２と
高濃度Ｎ型カソード層２３とを同一のレジストパターン
マスクで作成するので、ＰＮ接合部作成のためのフォト
リソグラフィ工程が１回で済む。
高濃度Ｎ型カソード層２３とを同一のレジストパターン
マスクで作成するので、ＰＮ接合部作成のためのフォト
リソグラフィ工程が１回で済む。
また、高濃度Ｐ型アノード層２２と高濃度Ｎ型カソード
層２３との境界のＰＮ接合部でブレークダウンが生じて
流れる電流は、エピタキシャル層３とエミッタ拡散層２
１を経由して流れるので、その経路が空乏層の影響を受
けず、動作抵抗が少なくなる。
層２３との境界のＰＮ接合部でブレークダウンが生じて
流れる電流は、エピタキシャル層３とエミッタ拡散層２
１を経由して流れるので、その経路が空乏層の影響を受
けず、動作抵抗が少なくなる。
以上説明したように本発明によれば、製造工程が簡略化
され、動作抵抗の少ない埋込型のツェナーダイオードを
実現することができるという利点がある。
され、動作抵抗の少ない埋込型のツェナーダイオードを
実現することができるという利点がある。
第１図は本発明の一実施例の埋込型ツェナーダイオード
の構造を示す図、第２図はその製造工程の概略を示すフ
ローチャート、第３図は従来の埋込型ツェナーダイオー
ドの構造を示す図、第４図はその製造工程の概略を示す
フローチャートである。 １・・・Ｐ型シリコン基板、２・・・埋込層、３・・・
エピタキシャル層、４・・・アイソレーション層、５・
・・埋込層、６・・・ベース拡散層、７・・・エミッタ
拡散層、８・・・絶縁膜、９・・・アノードコンタクト
ホール、１０・・・カソードコンタクトホール、１１・
・・アノード電極、１２・・・カソード電極、２１・・
・エミッタ拡散層、２２・・・アノード拡散層、２３・
・・カソード拡散層。
の構造を示す図、第２図はその製造工程の概略を示すフ
ローチャート、第３図は従来の埋込型ツェナーダイオー
ドの構造を示す図、第４図はその製造工程の概略を示す
フローチャートである。 １・・・Ｐ型シリコン基板、２・・・埋込層、３・・・
エピタキシャル層、４・・・アイソレーション層、５・
・・埋込層、６・・・ベース拡散層、７・・・エミッタ
拡散層、８・・・絶縁膜、９・・・アノードコンタクト
ホール、１０・・・カソードコンタクトホール、１１・
・・アノード電極、１２・・・カソード電極、２１・・
・エミッタ拡散層、２２・・・アノード拡散層、２３・
・・カソード拡散層。
Claims (2)
- （１）、モノリシックＩＣ内部に組み込んだ埋込型ツェ
ナーダイオードにおいて、 エピタキシャル層の上面に形成したアノード拡散層と、
該アノード拡散層とでＰＮ接合部を形成するよう該アノ
ード拡散層の下面に形成したカソード拡散層と、上記エ
ピタキシャル層の上面に形成され上記エピタキシャル層
を介して上記カソード拡散層と接続されるカソード取出
用のエミッタ拡散層とを具備することを特徴とする埋込
型ツェナーダイオード。 - （２）、モノリシックＩＣ内部に組み込む埋込型ツェナ
ーダイオードの製造方法において、 エピタキシャル層の上面にカソード取出用のエミッタ拡
散層を形成する工程と、上記エピタキシャル層の上面に
アノード拡散層を形成する工程と、該アノード拡散層の
下側にカソード拡散層を形成する工程とを具備し、上記
アノード拡散層を形成する工程と上記カソード拡散層を
形成する工程に共通のレジストパターンマスクを使用す
ることを特徴とする埋込型ツェナーダイオードの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243545A JPH03108376A (ja) | 1989-09-21 | 1989-09-21 | 埋込型ツェナーダイオードおよびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243545A JPH03108376A (ja) | 1989-09-21 | 1989-09-21 | 埋込型ツェナーダイオードおよびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108376A true JPH03108376A (ja) | 1991-05-08 |
Family
ID=17105469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243545A Pending JPH03108376A (ja) | 1989-09-21 | 1989-09-21 | 埋込型ツェナーダイオードおよびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6803644B2 (en) * | 2000-01-28 | 2004-10-12 | Renesas Technology Corp. | Semiconductor integrated circuit device and method of manufacturing the same |
-
1989
- 1989-09-21 JP JP1243545A patent/JPH03108376A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6803644B2 (en) * | 2000-01-28 | 2004-10-12 | Renesas Technology Corp. | Semiconductor integrated circuit device and method of manufacturing the same |
| US7064090B2 (en) | 2000-01-28 | 2006-06-20 | Hitachi, Ltd. | Method of manufacturing a semiconductor integrated circuit device |
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