JPH0582985B2 - - Google Patents
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- Publication number
- JPH0582985B2 JPH0582985B2 JP61288153A JP28815386A JPH0582985B2 JP H0582985 B2 JPH0582985 B2 JP H0582985B2 JP 61288153 A JP61288153 A JP 61288153A JP 28815386 A JP28815386 A JP 28815386A JP H0582985 B2 JPH0582985 B2 JP H0582985B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- layer
- buried layer
- region
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/617—Combinations of vertical BJTs and only diodes
Landscapes
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の製造方法に関し、
特にツエナーダイオードを備えた半導体集積回路
の製造方法に関する。
特にツエナーダイオードを備えた半導体集積回路
の製造方法に関する。
従来、この種の半導体集積回路におけるツエナ
ーダイオードは第２図に示すように、Ｐ型不純物
層であるＰウエル５ｂを絶縁拡散領域であるＰ型
拡散領域５ａおよびＮ型埋込層２上のＰ型埋込層
３とともにコレクタ領域となるＰ型拡散領域５ｃ
と同時に形成し、Ｎ型不純物層９ｃをPNPトラ
ンジスタのベースコンタクト領域９ａと同時に形
成していた。
ーダイオードは第２図に示すように、Ｐ型不純物
層であるＰウエル５ｂを絶縁拡散領域であるＰ型
拡散領域５ａおよびＮ型埋込層２上のＰ型埋込層
３とともにコレクタ領域となるＰ型拡散領域５ｃ
と同時に形成し、Ｎ型不純物層９ｃをPNPトラ
ンジスタのベースコンタクト領域９ａと同時に形
成していた。
上述した従来の半導体集積回路のツエナーダイ
オードはＰ型不純物層を絶縁拡散と同時に形成
し、Ｎ型不純物層については、PNPトランジス
タのベースコンタクト領域と同時に拡散により形
成しているので、表面での濃度が高く表面でブレ
ークダウンが起こり表面濃度によつて耐圧が決ま
つてしまい、また表面から酸化ケイ素膜あるいは
窒化ケイ素膜へのホツトエレクトロンの注入が大
きくツエナー耐圧がドリフトするという欠点があ
る。
オードはＰ型不純物層を絶縁拡散と同時に形成
し、Ｎ型不純物層については、PNPトランジス
タのベースコンタクト領域と同時に拡散により形
成しているので、表面での濃度が高く表面でブレ
ークダウンが起こり表面濃度によつて耐圧が決ま
つてしまい、また表面から酸化ケイ素膜あるいは
窒化ケイ素膜へのホツトエレクトロンの注入が大
きくツエナー耐圧がドリフトするという欠点があ
る。
本発明の半導体集積回路の製造方法は、表面に
第１導電型エピタキシヤル層を有する第２導電型
半導体基板の、前記第１導電型エピタキシヤル層
と前記第２導電型半導体基板の境界部にそれぞれ
選択的に形成された第１の第１導電型埋込層およ
び第２の第１導電型埋込層を少なくとも有し、前
記第２導電型半導体基板と連結する絶縁分離のた
めの第１の第２導電型埋込層および前記第２の第
１導電型埋込層の表面部に連結する第２の第２導
電型埋込層を備えた半導体基体を準備する工程
と、前記第１導電型エピタキシヤル層の表面部に
第２導電型不純物を選択的に導入することによ
り、前記第１の第１導電型埋込層の上部にこれと
離れた第２導電型ウエル、前記第１の第２導電型
埋込層に連結する絶縁分離のための第２の第２導
電型拡散領域および前記第２の第２導電型埋込層
と連結してともにコレクタ領域を構成し同時に第
１導電型ウエルを区画する第２の第２導電型拡散
領域を同時に形成する工程と、第１導電型不純物
を選択的に導入して前記第１導電型ウエルの不純
物濃度を高めた第１導電型ベース領域および前記
第２導電型ウエルの一部の表面濃度を調整する第
１の第１導電型不純物層を形成する工程と、前記
第１導電型ベース領域の表面部に選択的に第２導
電型不純物層からなるエミツタ領域を形成する工
程と、第１導電型不純物を選択的に導入して前記
第１導電型ベース領域のうち前記エミツタ領域の
形成されていない表面部にベースコンタクト領域
および前記第１の第１導電型不純物層を貫通する
第２の第１導電型不純物層を形成する工程とを有
し、前記第１の第１導電型不純物層、前記第２の
第１導電型不純物層および前記第２導電型ウエル
を含むツエナーダイオードならびに前記エミツタ
領域、前記第１導電型ベース領域および前記第２
の第２導電型埋込層を含む縦型バイポーラトラン
ジスタを形成するというものである。
第１導電型エピタキシヤル層を有する第２導電型
半導体基板の、前記第１導電型エピタキシヤル層
と前記第２導電型半導体基板の境界部にそれぞれ
選択的に形成された第１の第１導電型埋込層およ
び第２の第１導電型埋込層を少なくとも有し、前
記第２導電型半導体基板と連結する絶縁分離のた
めの第１の第２導電型埋込層および前記第２の第
１導電型埋込層の表面部に連結する第２の第２導
電型埋込層を備えた半導体基体を準備する工程
と、前記第１導電型エピタキシヤル層の表面部に
第２導電型不純物を選択的に導入することによ
り、前記第１の第１導電型埋込層の上部にこれと
離れた第２導電型ウエル、前記第１の第２導電型
埋込層に連結する絶縁分離のための第２の第２導
電型拡散領域および前記第２の第２導電型埋込層
と連結してともにコレクタ領域を構成し同時に第
１導電型ウエルを区画する第２の第２導電型拡散
領域を同時に形成する工程と、第１導電型不純物
を選択的に導入して前記第１導電型ウエルの不純
物濃度を高めた第１導電型ベース領域および前記
第２導電型ウエルの一部の表面濃度を調整する第
１の第１導電型不純物層を形成する工程と、前記
第１導電型ベース領域の表面部に選択的に第２導
電型不純物層からなるエミツタ領域を形成する工
程と、第１導電型不純物を選択的に導入して前記
第１導電型ベース領域のうち前記エミツタ領域の
形成されていない表面部にベースコンタクト領域
および前記第１の第１導電型不純物層を貫通する
第２の第１導電型不純物層を形成する工程とを有
し、前記第１の第１導電型不純物層、前記第２の
第１導電型不純物層および前記第２導電型ウエル
を含むツエナーダイオードならびに前記エミツタ
領域、前記第１導電型ベース領域および前記第２
の第２導電型埋込層を含む縦型バイポーラトラン
ジスタを形成するというものである。
〔実施例〕
次に本発明の実施例について図面を参照して説
明する。
明する。
第１図ａ〜ｄは本発明の一実施例を説明するた
めの工程順に配置した半導体チツプの断面図であ
る。
めの工程順に配置した半導体チツプの断面図であ
る。
まず、第１図ａに示すように、Ｐ型半導体（ケ
イ素）基板１にＮ型埋込層２、Ｐ型埋込層３を埋
込んでＮ型エピタキシヤル層４を成長したウエー
ハにＰ型絶縁拡散を行ない、絶縁分離のためのＰ
型拡散領域５ａおよびＮ型埋込層２上のＰ型埋込
層３とともにコレクタ領域となるＰ型拡散領域５
ｃと同時にツエナーダイオード部のＰ型不純物層
となるＰ型ウエル５ｂを形成し、表面に酸化ケイ
素膜６を形成する。
イ素）基板１にＮ型埋込層２、Ｐ型埋込層３を埋
込んでＮ型エピタキシヤル層４を成長したウエー
ハにＰ型絶縁拡散を行ない、絶縁分離のためのＰ
型拡散領域５ａおよびＮ型埋込層２上のＰ型埋込
層３とともにコレクタ領域となるＰ型拡散領域５
ｃと同時にツエナーダイオード部のＰ型不純物層
となるＰ型ウエル５ｂを形成し、表面に酸化ケイ
素膜６を形成する。
次に、第１図ｂに示すように、ホトレジスト膜
をマスクにして酸化ケイ素膜６を選択的に除去
し、ホトレジスト膜を除去した後に、Ｎ型のたと
えばリンのイオン注入で、縦型PNPトランジス
タのベース部となるＮ型ベース領域７ａとツエナ
ーダイオード部のＮ型不純物層として第１のＮ型
不純物層７ｂを同時に形成する。この際、第１の
Ｎ型不純物層７ｂはツエナーダイオード部のＰ型
不純物層となるＰ型ウエル５ｂの表面濃度を下げ
るかＮ型に反転させるようにする。
をマスクにして酸化ケイ素膜６を選択的に除去
し、ホトレジスト膜を除去した後に、Ｎ型のたと
えばリンのイオン注入で、縦型PNPトランジス
タのベース部となるＮ型ベース領域７ａとツエナ
ーダイオード部のＮ型不純物層として第１のＮ型
不純物層７ｂを同時に形成する。この際、第１の
Ｎ型不純物層７ｂはツエナーダイオード部のＰ型
不純物層となるＰ型ウエル５ｂの表面濃度を下げ
るかＮ型に反転させるようにする。
次に、第１図ｃに示すように、Ｎ型ベース領域
７ａ、第１のＮ型不純物層７ｂ上に酸化ケイ素膜
を形成し縦型PNPトランジスタのエミツタ部を
形成する部分の酸化ケイ素膜６を取り除き、Ｐ型
不純物たとえばボロンを拡散又はイオン注入して
Ｐ型不純物層８を形成し、その上に酸化ケイ素膜
を形成する。
７ａ、第１のＮ型不純物層７ｂ上に酸化ケイ素膜
を形成し縦型PNPトランジスタのエミツタ部を
形成する部分の酸化ケイ素膜６を取り除き、Ｐ型
不純物たとえばボロンを拡散又はイオン注入して
Ｐ型不純物層８を形成し、その上に酸化ケイ素膜
を形成する。
この後、ツエナーダイオード部のＮ型不純物層
ならびに縦型PNPトランジスタのベースコンタ
クト部を形成するために酸化膜を選択的に除去
し、Ｎ型のたとえばリンを拡散し、第２のＮ型不
純物層９ｂ及びベースコンタクト領域９ａを形成
する。この際、ツエナーダイオード部の不純物層
は先に形成したＮ型不純物層の内側に入るよう拡
散する。
ならびに縦型PNPトランジスタのベースコンタ
クト部を形成するために酸化膜を選択的に除去
し、Ｎ型のたとえばリンを拡散し、第２のＮ型不
純物層９ｂ及びベースコンタクト領域９ａを形成
する。この際、ツエナーダイオード部の不純物層
は先に形成したＮ型不純物層の内側に入るよう拡
散する。
最後に、第１図ｄに示すように、この後、ウエ
ーハを酸化して酸化ケイ素膜を形成し、電極引出
し部の酸化ケイ素膜を除去し、電極１０を形成す
る。
ーハを酸化して酸化ケイ素膜を形成し、電極引出
し部の酸化ケイ素膜を除去し、電極１０を形成す
る。
このようにして、ツエナーダイオードとPNP
トランジスタとを含む半導体集積回路が形成され
る。
トランジスタとを含む半導体集積回路が形成され
る。
以上説明したように本発明は、第２導電型ウエ
ルに低濃度の第１の第１導電型不純物層を形成
し、その内側に第２の第１導電型不純物層を形成
し、ツエナーダイオードの接合付近の表面濃度を
低下させることにより、表面でのブレークダウン
を抑え内部でブレークダウンを起こさせるので、
ホツトエレクトロンの酸化膜あるいは窒化ケイ素
膜への注入を抑えることができ、動作の安定な半
導体集積回路を製造できる効果がある。
ルに低濃度の第１の第１導電型不純物層を形成
し、その内側に第２の第１導電型不純物層を形成
し、ツエナーダイオードの接合付近の表面濃度を
低下させることにより、表面でのブレークダウン
を抑え内部でブレークダウンを起こさせるので、
ホツトエレクトロンの酸化膜あるいは窒化ケイ素
膜への注入を抑えることができ、動作の安定な半
導体集積回路を製造できる効果がある。
第１図ａ〜ｄは本発明の一実施例を示すため工
程順に配置した半導体チツプの断面図、第２図は
従来例を説明するための半導体チツプの断面図で
ある。 １……Ｐ型半導体基板、２……Ｎ型埋込層、３
……Ｐ型埋込層、４……Ｎ型エピタキシヤル層、
５ａ……Ｐ型拡散領域、５ｂ……Ｐ型ウエル、６
……酸化ケイ素膜、７ａ……Ｎ型ベース領域、７
ｂ……第１のＮ型不純物層、８……Ｐ型不純物
層、９ａ……ベースコンタクト領域、９ｂ……第
２のＮ型不純物層、９ｃ……Ｎ型不純物層、１０
……電極、１１……Ｎ型ウエル、１２……窒化ケ
イ素膜。
程順に配置した半導体チツプの断面図、第２図は
従来例を説明するための半導体チツプの断面図で
ある。 １……Ｐ型半導体基板、２……Ｎ型埋込層、３
……Ｐ型埋込層、４……Ｎ型エピタキシヤル層、
５ａ……Ｐ型拡散領域、５ｂ……Ｐ型ウエル、６
……酸化ケイ素膜、７ａ……Ｎ型ベース領域、７
ｂ……第１のＮ型不純物層、８……Ｐ型不純物
層、９ａ……ベースコンタクト領域、９ｂ……第
２のＮ型不純物層、９ｃ……Ｎ型不純物層、１０
……電極、１１……Ｎ型ウエル、１２……窒化ケ
イ素膜。
Claims (1)
- １ 表面に第１導電型エピタキシヤル層を有する
第２導電型半導体基板の、前記第１導電型エピタ
キシヤル層と前記第２導電型半導体基板の境界部
にそれぞれ選択的に形成された第１の第１導電型
埋込層および第２の第１導電型埋込層を少なくと
も有し、前記第２導電型半導体基板と連結する絶
縁分離のための第１の第２導電型埋込層および前
記第２の第１導電型埋込層の表面部に連結する第
２の第２導電型埋込層を備えた半導体基体を準備
する工程と、前記第１導電型エピタキシヤル層の
表面部に第２導電型不純物を選択的に導入するこ
とにより、前記第１の第１導電型埋込層の上部に
これと離れた第２導電型ウエル、前記第１の第２
導電型埋込層に連結する絶縁分離のための第１の
第２導電型拡散領域および前記第２の第２導電型
埋込層と連結してともにコレクタ領域を構成し同
時に第１導電型ウエルを区画する第２の第１導電
型拡散領域を同時に形成する工程と、第１導電型
不純物を選択的に導入して前記第１導電型ウエル
の不純物濃度を高めた第１導電型ベース領域およ
び前記第２導電型ウエルの一部の表面濃度を調整
する第１の第１導電型不純物層を形成する工程
と、前記第１導電型ベース領域の表面部に選択的
に第２導電型不純物層からなるエミツタ領域を形
成する工程と、第１導電型不純物を選択的に導入
して前記第１導電型ベース領域のうち前記エミツ
タ領域の形成されていない表面部にベースコンタ
クト領域および前記第１の第１導電型不純物層を
貫通する第２の第１導電型不純物層を形成する工
程とを有し、前記第１の第１導電型不純物層、前
記第２の第１導電型不純物層および前記第２導電
型ウエルを含むツエナーダイオードならびに前記
エミツタ領域、前記第１導電型ベース領域および
前記第２の第２導電型埋込層を含む縦型バイポー
ラトランジスタを形成することを特徴とする半導
体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288153A JPS63140561A (ja) | 1986-12-02 | 1986-12-02 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288153A JPS63140561A (ja) | 1986-12-02 | 1986-12-02 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63140561A JPS63140561A (ja) | 1988-06-13 |
| JPH0582985B2 true JPH0582985B2 (ja) | 1993-11-24 |
Family
ID=17726489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288153A Granted JPS63140561A (ja) | 1986-12-02 | 1986-12-02 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63140561A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6838504B2 (ja) * | 2017-06-16 | 2021-03-03 | 富士電機株式会社 | 半導体装置および半導体回路装置 |
-
1986
- 1986-12-02 JP JP61288153A patent/JPS63140561A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63140561A (ja) | 1988-06-13 |
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