JPH03108727A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03108727A JPH03108727A JP9625089A JP9625089A JPH03108727A JP H03108727 A JPH03108727 A JP H03108727A JP 9625089 A JP9625089 A JP 9625089A JP 9625089 A JP9625089 A JP 9625089A JP H03108727 A JPH03108727 A JP H03108727A
- Authority
- JP
- Japan
- Prior art keywords
- impurity region
- concentration impurity
- gate electrode
- implanted
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ＭＯ８型電界効果トランジスタを信頼性に
すぐれかつ高歩留りで製造できるようにした半導体装置
の製造方法に関するものである。
すぐれかつ高歩留りで製造できるようにした半導体装置
の製造方法に関するものである。
（従来の技術）
従来のＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｍ）構造トランジスタについては、たとえば、Ｉ
ＥＤＭ８３，３９２〜３９５頁に記載されている。
ｒａｉｍ）構造トランジスタについては、たとえば、Ｉ
ＥＤＭ８３，３９２〜３９５頁に記載されている。
第２図は従来のＬＤＤ構造トランジスタの製造方法を示
す工程断面図である。
す工程断面図である。
まず、第２図（ａ）に示すように、シリコン基板１の表
面部にＬＯＣＯ８法により厚いフィールド酸化膜２を選
択的に形成し、素子分離を行なう。
面部にＬＯＣＯ８法により厚いフィールド酸化膜２を選
択的に形成し、素子分離を行なう。
次に、ゲート絶縁膜となる薄いゲート酸化膜３を形成し
、さらに全面にゲート電極を形成するためのポリシリコ
ン４を形成し、ＰｏＣｌ３を拡散源としてリンをドープ
して導電性を持たせる。
、さらに全面にゲート電極を形成するためのポリシリコ
ン４を形成し、ＰｏＣｌ３を拡散源としてリンをドープ
して導電性を持たせる。
次に、ゲートホトリソと異方性エツチングを行い、ゲー
ト電極４を形成する。
ト電極４を形成する。
次に、このゲート電極４をマスクとして、リンＰをイオ
ン注入することにより、シリコン基板１のソース・ドレ
イン形成領域の全体に低濃度不純物領域５ （Ｎ層）を
浅（形成する。
ン注入することにより、シリコン基板１のソース・ドレ
イン形成領域の全体に低濃度不純物領域５ （Ｎ層）を
浅（形成する。
次に、第２図（ｂｌに示すように、ＣＶＤ法により５Ｉ
Ｏ２膜６を成長させ、次いで、第２図（ｃ）に示すよう
に、ＲＩＥ （リアクティブイオンエツチング）を用い
て、全面にエツチングを行ない、ゲート電極４の側壁に
サイドウオール７を形成する。
Ｏ２膜６を成長させ、次いで、第２図（ｃ）に示すよう
に、ＲＩＥ （リアクティブイオンエツチング）を用い
て、全面にエツチングを行ない、ゲート電極４の側壁に
サイドウオール７を形成する。
次に、このサイドウィール７および前記ゲート電極４を
マスクとしてヒ素（Ａｓ）をイオン注入することにより
、前記ソース・ドレイン形成領域中、ゲート電極４から
離れた部分に高濃度不純物領域（Ｎ＋層）８を深く形成
する。
マスクとしてヒ素（Ａｓ）をイオン注入することにより
、前記ソース・ドレイン形成領域中、ゲート電極４から
離れた部分に高濃度不純物領域（Ｎ＋層）８を深く形成
する。
なお、ここでは、Ｎチャンネルトランジスタの形成につ
いてのみ説明したが、６ＭＯ８構造のＩＣ（集積口１ｉ
＠）を作る場合には、Ｎ−層、Ｎ＋層形成のためのイオ
ン注入を行なう際、Ｐチャンネルトランジスタ部をホト
リソグラフィ技術によってレジストで覆う必要がある。
いてのみ説明したが、６ＭＯ８構造のＩＣ（集積口１ｉ
＠）を作る場合には、Ｎ−層、Ｎ＋層形成のためのイオ
ン注入を行なう際、Ｐチャンネルトランジスタ部をホト
リソグラフィ技術によってレジストで覆う必要がある。
（発明が解決しようとする課題）
しかしながら、上記のトランジスタの製造方法では、サ
イドウオール７を形成するために、つエバ全面にＣＶＤ
法による５１０２膜６を成長させ、エツチングを行なう
ようにしている。
イドウオール７を形成するために、つエバ全面にＣＶＤ
法による５１０２膜６を成長させ、エツチングを行なう
ようにしている。
このため、プロセスが２工程増加し、製造コストの増加
、歩留りの低下が生じる。
、歩留りの低下が生じる。
また、サイドウオール７の形成のためのエツチングの際
、終点検出が難しく、エツチング残りが出たり、逆にフ
ィールド酸化膜２や、シリコン基板１がエツチングされ
るなど、下地への影響が大きい。
、終点検出が難しく、エツチング残りが出たり、逆にフ
ィールド酸化膜２や、シリコン基板１がエツチングされ
るなど、下地への影響が大きい。
これにより、リーク電流の発生など、デバイス特性の劣
化という問題が生じる。そして、サイドウオール７の形
成のためのエツチング時のエツチングダメージによって
、ゲート酸化膜３の耐圧不良が起こり、歩留りの低下、
デバイス特性の劣化につながっていた。
化という問題が生じる。そして、サイドウオール７の形
成のためのエツチング時のエツチングダメージによって
、ゲート酸化膜３の耐圧不良が起こり、歩留りの低下、
デバイス特性の劣化につながっていた。
さらに、サイドウオール７の寸法は、エツチングによる
バラツキの他に、５ＩＯ２膜６の膜厚のバラツキの影響
も加わり、不安定であるため、トランジスタ特性にばら
つきが生じ、デバイス特性が劣化し、信頼性のよくない
ものとなっていた。
バラツキの他に、５ＩＯ２膜６の膜厚のバラツキの影響
も加わり、不安定であるため、トランジスタ特性にばら
つきが生じ、デバイス特性が劣化し、信頼性のよくない
ものとなっていた。
この発明は、前記従来技術が持っている問題点のうち、
サイドウオール形成におけるプロセス工程が増加する点
と、下地に影響を与える点と、トランジスタ苛性の不安
定による信頼性と歩留りが低い点について解決した半導
体装置の製造方法を提供するものである。
サイドウオール形成におけるプロセス工程が増加する点
と、下地に影響を与える点と、トランジスタ苛性の不安
定による信頼性と歩留りが低い点について解決した半導
体装置の製造方法を提供するものである。
（課題を解決するための手段）
この発明は、半導体装置の製造方法において、レジスト
パターンの周辺のみをエツチングするペェリフェラルエ
ッチング法を利用してゲート電極の両側の半導体基板に
開口を形成して斜め回転イオン注入法により、低濃度不
純物領域を形成する工程と、ゲート電極をマスクとして
高濃度不純物域を形成する工程とを導入したものである
。
パターンの周辺のみをエツチングするペェリフェラルエ
ッチング法を利用してゲート電極の両側の半導体基板に
開口を形成して斜め回転イオン注入法により、低濃度不
純物領域を形成する工程と、ゲート電極をマスクとして
高濃度不純物域を形成する工程とを導入したものである
。
（作 用）
この発明は半導体装置の製造方法において、以上のよう
な工程を導入したので、ゲート電極の両側の半導体基板
をペェリフェラルエッチング法を用いて選択的にエツチ
ングして開口する。この開口に斜め回転イオン注入法に
より不純物を打ち込み、半導体基板の開口に低濃度不純
物領域を形成し、全面エツチング工程をなくする。また
、デー１〜電極をマスクとして、イオンエツチングを行
うことにより、高濃度不純物領域を形成する。これによ
りソース・ドレイン間距離のばらつきが小さくなる。し
たがって、前記問題点を除去できる。
な工程を導入したので、ゲート電極の両側の半導体基板
をペェリフェラルエッチング法を用いて選択的にエツチ
ングして開口する。この開口に斜め回転イオン注入法に
より不純物を打ち込み、半導体基板の開口に低濃度不純
物領域を形成し、全面エツチング工程をなくする。また
、デー１〜電極をマスクとして、イオンエツチングを行
うことにより、高濃度不純物領域を形成する。これによ
りソース・ドレイン間距離のばらつきが小さくなる。し
たがって、前記問題点を除去できる。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て、図面に基づき説明する。第１図（ａｌないし第１図
（ｄｌはその一実施例の工程断面図である。
て、図面に基づき説明する。第１図（ａｌないし第１図
（ｄｌはその一実施例の工程断面図である。
まず、第１図（，１に示すように、Ｐ型シリコン基板（
１００）１１上にＮつエル層］、 Ｉ Ａを形成し、Ｌ
ＯＣＯＳ法により、厚いフィールド酸化膜１２を選択
的に成長させた後、ゲート酸化膜１３を３５０人、モリ
ブデンシリサイド膜１４を３０００人形成する。
１００）１１上にＮつエル層］、 Ｉ Ａを形成し、Ｌ
ＯＣＯＳ法により、厚いフィールド酸化膜１２を選択
的に成長させた後、ゲート酸化膜１３を３５０人、モリ
ブデンシリサイド膜１４を３０００人形成する。
このモリブデンシリサイド膜１４に代えて、この発明で
は、モリブデンやモリブデンポリサイドなど、ぺ工すフ
エラルエッチングを行えるものであれば、使用すること
ができる。
は、モリブデンやモリブデンポリサイドなど、ぺ工すフ
エラルエッチングを行えるものであれば、使用すること
ができる。
次に、レジストを塗布し、ホトリソグラフィ技術を用い
てパターニングを行い、レジスト１５を得る。
てパターニングを行い、レジスト１５を得る。
次に、第１図（ｂｌに示すように、ペェリフェラルエッ
チング法を用いて、前記パターニングされたレジスト１
５の周辺におけるモリブデンシリサイド膜１４とＰ型シ
リコン基板１１を選択的にエツチングして、ゲート電極
１６の周辺に開口１６Ａを形成する。
チング法を用いて、前記パターニングされたレジスト１
５の周辺におけるモリブデンシリサイド膜１４とＰ型シ
リコン基板１１を選択的にエツチングして、ゲート電極
１６の周辺に開口１６Ａを形成する。
なお、ペエリフェラルエッチング法とは塩素ガが６０〜
７０％の範囲でなければならない。また、モリブデンを
含むものに用いるのが好ましい方法である。
７０％の範囲でなければならない。また、モリブデンを
含むものに用いるのが好ましい方法である。
次に、レジスト１５とモリブデンシリサイド膜１４をマ
スクとして斜め回転イオン注入法を用いて、”Ｐ”３０
ＫｅＶ ５Ｅ１３１ｏｎｓ／ｃＩＴｒを開口１６ＡのＰ
型シリコン基板１１の表面に打ち込んで、低濃度不純物
領域（Ｎ−層）１７を形成する。
スクとして斜め回転イオン注入法を用いて、”Ｐ”３０
ＫｅＶ ５Ｅ１３１ｏｎｓ／ｃＩＴｒを開口１６ＡのＰ
型シリコン基板１１の表面に打ち込んで、低濃度不純物
領域（Ｎ−層）１７を形成する。
次に、先程用いた塩素ガスと酸素ガスをエッチャントす
る反応性イオンエツチングを使い、今度にしてエツチン
グを行なう。
る反応性イオンエツチングを使い、今度にしてエツチン
グを行なう。
これにより、第１図（Ｃ）に示すように、レジスト１５
で覆われていない部分のモリブデンシリサイド膜１４が
エツチングでき、その後レジスト１５を除去する。
で覆われていない部分のモリブデンシリサイド膜１４が
エツチングでき、その後レジスト１５を除去する。
次に、ホトリソグラフィ技術を用いて、Ｐチャンネルト
ランジスタ形成領域をレジスト１８て覆った後、このレ
ジスト１８とゲート電極１６をマスクとして、イオン注
入法により、Ａｓ ５０ＫｅＶ８ Ｅ １５１ｏｎｓ／
ｃＩＩｒを垂直に打ち込んで、高濃度不純物領域（Ｎ＋
層）１９を形成１−る。
ランジスタ形成領域をレジスト１８て覆った後、このレ
ジスト１８とゲート電極１６をマスクとして、イオン注
入法により、Ａｓ ５０ＫｅＶ８ Ｅ １５１ｏｎｓ／
ｃＩＩｒを垂直に打ち込んで、高濃度不純物領域（Ｎ＋
層）１９を形成１−る。
次に、第１図ｆｄ）に示すように、レジスト１８を除去
した後、先程と同様にして、今度はＮチャンネルトラン
ジスタ形成領域をレジスト２０で覆い、斜め回転イオン
注入法を用いて”Ｂ＋５０ＫｅＶ４Ｅ１５ｏｎｓ／＋ｆ
ｆｌを打ち込んで、高濃度不純物領域（Ｐ＋層）２１を
形成する。
した後、先程と同様にして、今度はＮチャンネルトラン
ジスタ形成領域をレジスト２０で覆い、斜め回転イオン
注入法を用いて”Ｂ＋５０ＫｅＶ４Ｅ１５ｏｎｓ／＋ｆ
ｆｌを打ち込んで、高濃度不純物領域（Ｐ＋層）２１を
形成する。
また、斜め回転イオン注入法を用いて１１Ｂ＋５０Ｋｅ
Ｖ ＩＥ１４１ｏｎｓ／ｃ＋＋ｒを打ち込んで、Ｐ型の
低濃度不純物領域を形成する。その後、通常のイオン注
入法により、”Ｂ”５０ ＫｅＶ ４Ｅ１５１ｏｎｓ／
ｃｎｒを垂直に打ち込んで、高濃度不純物領域を形成す
れば、Ｐ型のＬＤＤ構造トランジスタ、すなわち、ゲー
ト下周辺がＰ−でさらにその外側が１のトランジスタが
形成できる。
Ｖ ＩＥ１４１ｏｎｓ／ｃ＋＋ｒを打ち込んで、Ｐ型の
低濃度不純物領域を形成する。その後、通常のイオン注
入法により、”Ｂ”５０ ＫｅＶ ４Ｅ１５１ｏｎｓ／
ｃｎｒを垂直に打ち込んで、高濃度不純物領域を形成す
れば、Ｐ型のＬＤＤ構造トランジスタ、すなわち、ゲー
ト下周辺がＰ−でさらにその外側が１のトランジスタが
形成できる。
（発明の効果）
以上、詳細に説明したように、乙の発明によれば、サイ
ドウオール形成を行なわずに、ぺ工すフェラルエッチン
グ法を用いてゲート電極周辺の半導体基板に開口すると
ともに、斜め回転イオン注入法により低濃度不純物領域
を形成した後、ゲート電極をマスクとして高濃度不純物
領域を形成するようにしたので、サイドウオールプロセ
スに比べ、製造工程を一つ減らすことができる。
ドウオール形成を行なわずに、ぺ工すフェラルエッチン
グ法を用いてゲート電極周辺の半導体基板に開口すると
ともに、斜め回転イオン注入法により低濃度不純物領域
を形成した後、ゲート電極をマスクとして高濃度不純物
領域を形成するようにしたので、サイドウオールプロセ
スに比べ、製造工程を一つ減らすことができる。
また、サイドウオール形成時に行なう全面エツチング工
程がないことから、フィールド酸化膜や半導体基板など
下地への影響は小さい。
程がないことから、フィールド酸化膜や半導体基板など
下地への影響は小さい。
さらに、ゲート電極をマスクとして、Ｎ＋層形成のイオ
ン注入を行なうため、Ｎ＋層の・ノース。
ン注入を行なうため、Ｎ＋層の・ノース。
ドレイン間距離のばらつきが小さく、安定したトランジ
スタ特性を得ることができる。
スタ特性を得ることができる。
第１図（ａ）ないし第１図ｆｂ）はこの発明の半導体装
置の製造方法の一実施例の工程断面図、第２図（ａｌな
いし第２図（Ｃ１は従来のＬＤＤ構造のトランジスタの
製造方法の工程断面図である。 １１・・・Ｐ型シリコン基板、１３・・ゲート酸化膜、
１４・・・モリブデンシリサイド膜、１６・・・ゲート
電極、１６Ａ・・・開口、１７・・・低濃度不純物領域
、１９．２１・・・高濃度不純物領域。 手続補正書 （方式） 事件の表示 特願平 ９６２５０号 ２゜ 発明の名称 半導体装置の製造方法 ３゜ 補正をする者 事件との関係
置の製造方法の一実施例の工程断面図、第２図（ａｌな
いし第２図（Ｃ１は従来のＬＤＤ構造のトランジスタの
製造方法の工程断面図である。 １１・・・Ｐ型シリコン基板、１３・・ゲート酸化膜、
１４・・・モリブデンシリサイド膜、１６・・・ゲート
電極、１６Ａ・・・開口、１７・・・低濃度不純物領域
、１９．２１・・・高濃度不純物領域。 手続補正書 （方式） 事件の表示 特願平 ９６２５０号 ２゜ 発明の名称 半導体装置の製造方法 ３゜ 補正をする者 事件との関係
Claims (1)
- 【特許請求の範囲】 （ａ）ペェリフェラルエッチング法を用いて、ゲート電
極周辺に開口を形成し、この開口に斜め回転イオン注入
法を用いて不純物を打ち込み、低濃度不純物領域を形成
する工程と、 （ｂ）上記ゲート電極をマスクとしてイオン注入法によ
り不純物を打ち込み、高濃度不純物領域を形成する工程
と、 （ｃ）斜め回転イオン注入法により不純物を打ち込み、
高濃度不純物領域を形成する工程と、 よりなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9625089A JPH03108727A (ja) | 1989-04-18 | 1989-04-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9625089A JPH03108727A (ja) | 1989-04-18 | 1989-04-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108727A true JPH03108727A (ja) | 1991-05-08 |
Family
ID=14159970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9625089A Pending JPH03108727A (ja) | 1989-04-18 | 1989-04-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108727A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262337A (en) * | 1991-03-13 | 1993-11-16 | Gold Star Electron Co., Ltd. | Method of making a metal oxide semiconductor field effect transistor having a convex channel region |
| US5413945A (en) * | 1994-08-12 | 1995-05-09 | United Micro Electronics Corporation | Blanket N-LDD implantation for sub-micron MOS device manufacturing |
-
1989
- 1989-04-18 JP JP9625089A patent/JPH03108727A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262337A (en) * | 1991-03-13 | 1993-11-16 | Gold Star Electron Co., Ltd. | Method of making a metal oxide semiconductor field effect transistor having a convex channel region |
| US5413945A (en) * | 1994-08-12 | 1995-05-09 | United Micro Electronics Corporation | Blanket N-LDD implantation for sub-micron MOS device manufacturing |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0613617A (ja) | パワーｍｏｓｆｅｔトランジスタの製造方法 | |
| US6596594B1 (en) | Method for fabricating field effect transistor (FET) device with asymmetric channel region and asymmetric source and drain regions | |
| JPS5972759A (ja) | 半導体装置の製造方法 | |
| JP2596117B2 (ja) | 半導体集積回路の製造方法 | |
| US20040169224A1 (en) | Semiconductor device and manufacturing method therefor | |
| JPH03108727A (ja) | 半導体装置の製造方法 | |
| JP2919690B2 (ja) | 半導体装置の製造方法 | |
| KR0170436B1 (ko) | 모스트랜지스터 제조방법 | |
| JPH04251980A (ja) | 高耐圧トランジスタおよびその製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JP3309529B2 (ja) | 半導体装置の製造方法 | |
| JPH0521455A (ja) | 半導体集積回路装置の製造方法 | |
| JPH05110071A (ja) | 半導体装置 | |
| JPS6129551B2 (ja) | ||
| JPH03171671A (ja) | 半導体装置及びその製造方法 | |
| JPH08167658A (ja) | 半導体装置およびその製造方法 | |
| JPH0221648A (ja) | 半導体装置の製造方法 | |
| JPH05343419A (ja) | 半導体装置 | |
| JP2887902B2 (ja) | 半導体装置の製造方法 | |
| JPH06188259A (ja) | 半導体装置の製造方法 | |
| JPH05102466A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPH1187530A (ja) | 半導体装置およびその製造方法 | |
| JPH06196495A (ja) | 半導体装置及び相補型半導体装置並びにそれらの製造方法 | |
| JPH04142749A (ja) | 半導体装置の製造方法 | |
| JPS62269352A (ja) | 半導体装置の製造方法 |