JPH08167658A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08167658A JPH08167658A JP6311655A JP31165594A JPH08167658A JP H08167658 A JPH08167658 A JP H08167658A JP 6311655 A JP6311655 A JP 6311655A JP 31165594 A JP31165594 A JP 31165594A JP H08167658 A JPH08167658 A JP H08167658A
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- Japan
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- glass film
- forming
- film
- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】極めて浅い接合を有する半導体装置およびＣＭ
ＯＳプロセスに適用可能な上記半導体装置の製造方法を
提供する。 【構成】実質的に不純物がドーピングされていないゲー
ト側壁と半導体基板の主表面の間に、接合を形成するた
めの不純物を高濃度に含むガラス膜を形成し、このガラ
ス膜から上記不純物を固相拡散させてソース・ドレイン
接合を形成する。 【効果】ホトレジスト工程が少ない簡単なプロセスで、
３０ｎｍ以下の浅い接合が形成でき、ゲート長０．１５
μｍ以下の相補型ＭＯＳＦＥＴの高速動作が可能になっ
た。
ＯＳプロセスに適用可能な上記半導体装置の製造方法を
提供する。 【構成】実質的に不純物がドーピングされていないゲー
ト側壁と半導体基板の主表面の間に、接合を形成するた
めの不純物を高濃度に含むガラス膜を形成し、このガラ
ス膜から上記不純物を固相拡散させてソース・ドレイン
接合を形成する。 【効果】ホトレジスト工程が少ない簡単なプロセスで、
３０ｎｍ以下の浅い接合が形成でき、ゲート長０．１５
μｍ以下の相補型ＭＯＳＦＥＴの高速動作が可能になっ
た。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、詳しくは、極めて微細な相補型ＭＯＳＦ
ＥＴ（金属−半導体−酸化膜電界効果トランジスタ）に
好適な構造を有する半導体装置およびこの半導体装置を
容易に形成することのできる半導体装置の製造方法に関
する。
造方法に関し、詳しくは、極めて微細な相補型ＭＯＳＦ
ＥＴ（金属−半導体−酸化膜電界効果トランジスタ）に
好適な構造を有する半導体装置およびこの半導体装置を
容易に形成することのできる半導体装置の製造方法に関
する。
【０００２】
【従来の技術】周知のように、従来の半導体集積回路
は、加工寸法の微細化によって高集積化と高速化が実現
されてきた。これら高集積化と高速化をさらに進めるた
めには、ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Fie
ld Effect Transistor）の比例縮小則によると、平面方
向の微細化に加えて、深さ方向においても、ゲート酸化
膜の膜厚やソース、ドレインの接合深さを小さくする必
要がある。
は、加工寸法の微細化によって高集積化と高速化が実現
されてきた。これら高集積化と高速化をさらに進めるた
めには、ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Fie
ld Effect Transistor）の比例縮小則によると、平面方
向の微細化に加えて、深さ方向においても、ゲート酸化
膜の膜厚やソース、ドレインの接合深さを小さくする必
要がある。
【０００３】従来、ソース、ドレイン接合の形成には、
イオン打ち込み法が一般に用いられてきた。しかし、ゲ
ート長が０．１５μｍ以下という微細な素子において、
短チャネル効果を完全に抑制するためには、さらに浅い
接合が必要であり、上記イオン打込み法に代えて、ボロ
ンおよびリンをドープした酸化膜（ボロンガラス膜、リ
ンガラス膜）からの固相拡散法を用いることが提案され
ている。例えば、ゲート長０．０４μｍのｎチャネルＭ
ＯＳＦＥＴをこの方法を用いて試作した例が、１９９３
・インターナショナル・エレクトロン・デバイセズ・ミ
ーティング（1993 International Electron Devices Me
eting, Technical Digest, p. 119)において報告されて
おり、接合深さとして、イオン打込み法では実現不可能
な１０ｎｍが達成されている。この方法では、図２
（ａ）に示すように、深いｎ+（あるいはｐ+）層２１を
イオン打ち込み法で形成する際に、マスクとして作用す
るゲート電極２２の側壁（サイドウオール）２３を、リ
ンガラスあるいはボロンガラスで形成する。このように
すると、イオン打込みによって形成された上記深いｎ+
（あるいはｐ+）層２１を、熱処理を行なって活性化す
る際に、ゲート側壁２３から不純物が同時に拡散して、
浅いｎ+（あるいはｐ+）層２４が形成される。
イオン打ち込み法が一般に用いられてきた。しかし、ゲ
ート長が０．１５μｍ以下という微細な素子において、
短チャネル効果を完全に抑制するためには、さらに浅い
接合が必要であり、上記イオン打込み法に代えて、ボロ
ンおよびリンをドープした酸化膜（ボロンガラス膜、リ
ンガラス膜）からの固相拡散法を用いることが提案され
ている。例えば、ゲート長０．０４μｍのｎチャネルＭ
ＯＳＦＥＴをこの方法を用いて試作した例が、１９９３
・インターナショナル・エレクトロン・デバイセズ・ミ
ーティング（1993 International Electron Devices Me
eting, Technical Digest, p. 119)において報告されて
おり、接合深さとして、イオン打込み法では実現不可能
な１０ｎｍが達成されている。この方法では、図２
（ａ）に示すように、深いｎ+（あるいはｐ+）層２１を
イオン打ち込み法で形成する際に、マスクとして作用す
るゲート電極２２の側壁（サイドウオール）２３を、リ
ンガラスあるいはボロンガラスで形成する。このように
すると、イオン打込みによって形成された上記深いｎ+
（あるいはｐ+）層２１を、熱処理を行なって活性化す
る際に、ゲート側壁２３から不純物が同時に拡散して、
浅いｎ+（あるいはｐ+）層２４が形成される。
【０００４】
【発明が解決しようとする課題】しかし、上記従来の方
法によって選択ドーピングを行ない、相補型ＭＯＳＦＥ
Ｔ（ＣＭＯＳ）を形成するためには、ｎ−ＭＯＳ用にリ
ンガラス、ｐ−ＭＯＳ用にボロンガラスからなるゲート
側壁２３を、ゲート電極２２の両側にそれぞれ形成する
必要があり、プロセスが極めて複雑になる。さらに、吸
湿性の高いガラス膜をゲートの側壁２３として用いてい
るため、素子の信頼性が低下するなどの問題があり、解
決が必要である。
法によって選択ドーピングを行ない、相補型ＭＯＳＦＥ
Ｔ（ＣＭＯＳ）を形成するためには、ｎ−ＭＯＳ用にリ
ンガラス、ｐ−ＭＯＳ用にボロンガラスからなるゲート
側壁２３を、ゲート電極２２の両側にそれぞれ形成する
必要があり、プロセスが極めて複雑になる。さらに、吸
湿性の高いガラス膜をゲートの側壁２３として用いてい
るため、素子の信頼性が低下するなどの問題があり、解
決が必要である。
【０００５】本発明の目的は、従来の半導体装置および
その製造方法の有する上記問題を解決し、接合の深さを
極めて浅くすることができ、かつ、高い信頼性を有する
ＣＭＯＳおよびこのＣＭＯＳを容易に製造することので
きる製造方法を提供することである。
その製造方法の有する上記問題を解決し、接合の深さを
極めて浅くすることができ、かつ、高い信頼性を有する
ＣＭＯＳおよびこのＣＭＯＳを容易に製造することので
きる製造方法を提供することである。
【０００６】本発明の他の目的は、固相拡散法による浅
い接合形成法の有する利点を失うことなしに、高い信頼
性を有するＣＭＯＳを、簡単なプロセスで容易に形成す
ることのできる、半導体装置およびその製造方法を提供
することである。
い接合形成法の有する利点を失うことなしに、高い信頼
性を有するＣＭＯＳを、簡単なプロセスで容易に形成す
ることのできる、半導体装置およびその製造方法を提供
することである。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、Ｓｉ酸化膜（ＳｉＯ2膜）からなるゲー
ト側壁がＳｉ基板と接する部分に、不純物が高濃度にド
ーピングされた薄い層を形成し、この部分からＳｉ基板
内に不純物を拡散させて、浅いソース、ドレイン拡散層
を形成するものである。
め、本発明は、Ｓｉ酸化膜（ＳｉＯ2膜）からなるゲー
ト側壁がＳｉ基板と接する部分に、不純物が高濃度にド
ーピングされた薄い層を形成し、この部分からＳｉ基板
内に不純物を拡散させて、浅いソース、ドレイン拡散層
を形成するものである。
【０００８】すなわち、図２（ｂ）に示したように、厚
さが数１０ｎｍ程度の薄いリンガラス（あるいは、ボロ
ンガラス）膜２５を、半導体基板１０の表面およびゲー
ト電極２２の側部に沿って形成し、不要部分をエッチし
て除去した後、厚さが０．１μｍ程度のＳｉ酸化膜を全
面に形成し、このＳｉ酸化膜を全面反応性イオンエッチ
ングして、ゲート側壁１１１を形成する。リンガラス
（あるいは、ボロンガラス）膜２５をｎ−ＭＯＳ（ある
いはｐ−ＭＯＳ）形成領域にのみ残しておけば、当該リ
ンガラス（あるいは、ボロンガラス）膜２５からの固相
拡散によって、浅いソース、ドレイン領域２４が形成さ
れ、ＣＭＯＳを容易に形成できる。
さが数１０ｎｍ程度の薄いリンガラス（あるいは、ボロ
ンガラス）膜２５を、半導体基板１０の表面およびゲー
ト電極２２の側部に沿って形成し、不要部分をエッチし
て除去した後、厚さが０．１μｍ程度のＳｉ酸化膜を全
面に形成し、このＳｉ酸化膜を全面反応性イオンエッチ
ングして、ゲート側壁１１１を形成する。リンガラス
（あるいは、ボロンガラス）膜２５をｎ−ＭＯＳ（ある
いはｐ−ＭＯＳ）形成領域にのみ残しておけば、当該リ
ンガラス（あるいは、ボロンガラス）膜２５からの固相
拡散によって、浅いソース、ドレイン領域２４が形成さ
れ、ＣＭＯＳを容易に形成できる。
【０００９】また、図２（ｃ）は、拡散源となる薄いリ
ンガラス（あるいは、ボロンガラス）膜２６を、ゲート
側壁１１０と半導体基板１０の間のみに形成した例を示
す。この場合、リン（あるいは、ボロン）をＳｉ基板１
０の表面にあらかじめ吸着させておき、厚さ０．１μｍ
程度のＳｉ酸化膜を全面に形成してから、全面反応性イ
オンエッチングを行なって、ゲート側壁１１１を形成す
ればよい。この場合、上記あらかじめ吸着されたリン
（あるいは、ボロン）が、上記ゲート側壁１１１の下部
内に拡散されて、Ｓｉ基板１０の表面と接する部分に
は、厚さ１０ｎｍ以下の薄いリンガラス（あるいは、ボ
ロンガラス）膜２６が形成される。ｎ−ＭＯＳ（あるい
はｐ−ＭＯＳ）形成領域以外の領域を酸化膜などでマス
クして上記吸着を行えば、リン（あるいは、ボロン）
は、マスクされた部分には吸着しないため、上記形成領
域においてのみ選択ドーピングが行われて、浅いソー
ス、ドレイン領域２４が形成され、ＣＭＯＳが容易に形
成される。
ンガラス（あるいは、ボロンガラス）膜２６を、ゲート
側壁１１０と半導体基板１０の間のみに形成した例を示
す。この場合、リン（あるいは、ボロン）をＳｉ基板１
０の表面にあらかじめ吸着させておき、厚さ０．１μｍ
程度のＳｉ酸化膜を全面に形成してから、全面反応性イ
オンエッチングを行なって、ゲート側壁１１１を形成す
ればよい。この場合、上記あらかじめ吸着されたリン
（あるいは、ボロン）が、上記ゲート側壁１１１の下部
内に拡散されて、Ｓｉ基板１０の表面と接する部分に
は、厚さ１０ｎｍ以下の薄いリンガラス（あるいは、ボ
ロンガラス）膜２６が形成される。ｎ−ＭＯＳ（あるい
はｐ−ＭＯＳ）形成領域以外の領域を酸化膜などでマス
クして上記吸着を行えば、リン（あるいは、ボロン）
は、マスクされた部分には吸着しないため、上記形成領
域においてのみ選択ドーピングが行われて、浅いソー
ス、ドレイン領域２４が形成され、ＣＭＯＳが容易に形
成される。
【００１０】
【作用】固相拡散の拡散源として用いられるリンガラス
（あるいはボロンガラス）膜２５は、厚さが極めて薄い
（例えば３０ｎｍ、１０ｎｍ）ため、ゲート側壁の大部
分はｎ−ＭＯＳおよびｐ−ＭＯＳの両者ともに、共通し
たノンドープＳｉ酸化膜で形成されている。従って、側
壁１１１の形成には、従来の工程を一度行えばよく、ｎ
−ＭＯＳとｐ−ＭＯＳの側壁の幅の差は、３０ｎｍ以下
と、無視できるレベルに抑えることができる。また、ノ
ンドープＳｉ酸化膜は吸湿性を有していないので、湿気
によって素子特性が劣化する恐れはない。
（あるいはボロンガラス）膜２５は、厚さが極めて薄い
（例えば３０ｎｍ、１０ｎｍ）ため、ゲート側壁の大部
分はｎ−ＭＯＳおよびｐ−ＭＯＳの両者ともに、共通し
たノンドープＳｉ酸化膜で形成されている。従って、側
壁１１１の形成には、従来の工程を一度行えばよく、ｎ
−ＭＯＳとｐ−ＭＯＳの側壁の幅の差は、３０ｎｍ以下
と、無視できるレベルに抑えることができる。また、ノ
ンドープＳｉ酸化膜は吸湿性を有していないので、湿気
によって素子特性が劣化する恐れはない。
【００１１】
〈実施例１〉本実施例はＡｓイオンの打ち込みによって
ｎ−ＭＯＳのソース、ドレイン接合を形成し、ボロンガ
ラス膜からの拡散によって、ｐ−ＭＯＳの浅いソース、
ドレイン接合を形成した例である。図１（ａ）に示した
ように、周知の方法を用いてＳｉ基板１０にｐウエル１
１およびｎウエル１２を形成した後、周知のＬＯＣＯＳ
法によって局所酸化を行って酸化膜１３を形成し、素子
分離を行った。
ｎ−ＭＯＳのソース、ドレイン接合を形成し、ボロンガ
ラス膜からの拡散によって、ｐ−ＭＯＳの浅いソース、
ドレイン接合を形成した例である。図１（ａ）に示した
ように、周知の方法を用いてＳｉ基板１０にｐウエル１
１およびｎウエル１２を形成した後、周知のＬＯＣＯＳ
法によって局所酸化を行って酸化膜１３を形成し、素子
分離を行った。
【００１２】周知の膜形成方法と選択エッチング法を用
いて、ゲート酸化膜１４およびゲート電極１５を形成
し、ソースおよびドレイン形成領域上の酸化膜１４を弗
酸水溶液で除去した後、周知のＣＶＤ（化学気相蒸着
法）によって、厚さ２０ｎｍのボロンガラス膜１６を全
面に形成した。
いて、ゲート酸化膜１４およびゲート電極１５を形成
し、ソースおよびドレイン形成領域上の酸化膜１４を弗
酸水溶液で除去した後、周知のＣＶＤ（化学気相蒸着
法）によって、厚さ２０ｎｍのボロンガラス膜１６を全
面に形成した。
【００１３】図１（ｂ）に示したように、周知のホトリ
ソグラフィ技術を用いて、ｐ−ＭＯＳ形成領域のみをレ
ジストマスク１７で覆って、Ａｓ+イオン１８をイオン
打ち込みしてＡｓイオン打ち込み領域１９を形成した。
ソグラフィ技術を用いて、ｐ−ＭＯＳ形成領域のみをレ
ジストマスク１７で覆って、Ａｓ+イオン１８をイオン
打ち込みしてＡｓイオン打ち込み領域１９を形成した。
【００１４】図１（ｃ）に示したように、上記レジスト
マスク１７をマスクとして用いてドライエッチングを行
って、ｎ−ＭＯＳ領域に形成された上記ボロンガラス膜
１６を除去して、上記Ａｓイオン打ち込み領域１９の表
面を露出させた。
マスク１７をマスクとして用いてドライエッチングを行
って、ｎ−ＭＯＳ領域に形成された上記ボロンガラス膜
１６を除去して、上記Ａｓイオン打ち込み領域１９の表
面を露出させた。
【００１５】レジスト膜１７を除去した後、図１（ｄ）
に示したように、厚さ０．１μｍの酸化膜１１０を全面
に形成し、さらに、全面反応性イオンエッチングを行っ
て、図１（ｅ）に示したように、ゲート側壁１１１を形
成した。
に示したように、厚さ０．１μｍの酸化膜１１０を全面
に形成し、さらに、全面反応性イオンエッチングを行っ
て、図１（ｅ）に示したように、ゲート側壁１１１を形
成した。
【００１６】以上の工程により、ボロンガラス膜１６を
その一部に持つｐ−ＭＯＳのゲート側壁１１１が形成さ
れた。次に、ホトレジスト膜をマスクとして用いた通常
の選択的イオン打ち込み法を用いて、Ａｓイオンおよび
ボロンイオンをそれぞれ打ち込んで、深いｎ+層とｐ+層
を形成した。熱処理（９５０℃。１０秒）を行なって、
イオン打ち込み層を活性化し、ｎ+ソース・ドレイン領
域１１２を形成した。この際、ゲート側壁１１１からボ
ロンが拡散し、図１（ｆ）に示したように、接合が浅い
部分を有するｐ+ソース・ドレイン領域１１３が形成さ
れた。
その一部に持つｐ−ＭＯＳのゲート側壁１１１が形成さ
れた。次に、ホトレジスト膜をマスクとして用いた通常
の選択的イオン打ち込み法を用いて、Ａｓイオンおよび
ボロンイオンをそれぞれ打ち込んで、深いｎ+層とｐ+層
を形成した。熱処理（９５０℃。１０秒）を行なって、
イオン打ち込み層を活性化し、ｎ+ソース・ドレイン領
域１１２を形成した。この際、ゲート側壁１１１からボ
ロンが拡散し、図１（ｆ）に示したように、接合が浅い
部分を有するｐ+ソース・ドレイン領域１１３が形成さ
れた。
【００１７】本実施例によって、接合深さ２０ｎｍ、シ
ート抵抗２ｋΩ／□の浅い接合が形成でき、短チャネル
効果を起こすことなしに、ゲート長０．１５μｍのＣＭ
ＯＳが高速に動作することを確認した。本実施例では、
ｎ+およびｐ+浅接合部分の選択ドーピングを１回のホト
レジスト工程で自己整合的に行うことができ、２回の工
程が必要であった従来法に比べて、簡略化されており、
工程を複雑化することなしに、ｐ+層の浅接合化が実現
できた。
ート抵抗２ｋΩ／□の浅い接合が形成でき、短チャネル
効果を起こすことなしに、ゲート長０．１５μｍのＣＭ
ＯＳが高速に動作することを確認した。本実施例では、
ｎ+およびｐ+浅接合部分の選択ドーピングを１回のホト
レジスト工程で自己整合的に行うことができ、２回の工
程が必要であった従来法に比べて、簡略化されており、
工程を複雑化することなしに、ｐ+層の浅接合化が実現
できた。
【００１８】〈実施例２〉本実施例は、ボロンを選択的
にシリコン上に吸着させる方法を用いて、ＣＭＯＳの浅
接合を形成した例である。図３（ａ）に示したように、
実施例１と同様に、通常のホトレジストプロセスを用い
てｐ−ＭＯＳ領域をホトレジスト膜１７で覆い、ｎ−Ｍ
ＯＳ領域のみにＡｓ+イオン１８を注入して、Ａｓイオ
ン打ち込み領域（ｎ+領域）１９を形成した。 ホトレ
ジスト膜１７を除去した後、表面を弗酸水溶液で洗浄し
て、酸化膜１４を除去した。次に、上記表面を水洗乾燥
したが、この工程で、上記Ａｓイオン打ち込み領域１９
の表面上のみに、厚さ約１ｎｍの自然酸化膜３１が形成
された。この試料を超高真空装置内に導入し、基板温度
７００℃でＢ2Ｈ6３２を吸着させて、図３（ｂ）に示し
たように、ｐ−ＭＯＳ領域上のＳｉ表面のみにボロンが
選択的に吸着され、ｎ−ＭＯＳ領域上のＳｉ表面には、
ボロンは吸着しなかった。
にシリコン上に吸着させる方法を用いて、ＣＭＯＳの浅
接合を形成した例である。図３（ａ）に示したように、
実施例１と同様に、通常のホトレジストプロセスを用い
てｐ−ＭＯＳ領域をホトレジスト膜１７で覆い、ｎ−Ｍ
ＯＳ領域のみにＡｓ+イオン１８を注入して、Ａｓイオ
ン打ち込み領域（ｎ+領域）１９を形成した。 ホトレ
ジスト膜１７を除去した後、表面を弗酸水溶液で洗浄し
て、酸化膜１４を除去した。次に、上記表面を水洗乾燥
したが、この工程で、上記Ａｓイオン打ち込み領域１９
の表面上のみに、厚さ約１ｎｍの自然酸化膜３１が形成
された。この試料を超高真空装置内に導入し、基板温度
７００℃でＢ2Ｈ6３２を吸着させて、図３（ｂ）に示し
たように、ｐ−ＭＯＳ領域上のＳｉ表面のみにボロンが
選択的に吸着され、ｎ−ＭＯＳ領域上のＳｉ表面には、
ボロンは吸着しなかった。
【００１９】次に、図３（ｃ）に示したように、厚さ
０．１μｍのＳｉ酸化膜１１０を形成したが、この際、
ｐ−ＭＯＳ領域上のＳｉ表面のみに選択的に吸着された
ボロンが上記Ｓｉ酸化膜１１の下部に拡散されて、ボロ
ンガラス膜３３が形成された。全面反応性イオンエッチ
ングを行なって、図３（ｄ）に示したように、ボロンガ
ラス膜３３をその下部に持つｐ−ＭＯＳのゲート側壁１
１１を形成した。以下、、ホトレジスト膜をマスクとし
て用いた通常の選択的イオン打ち込み法により、深いｎ
+、ｐ+層を形成した。熱処理（９５０℃。１０秒）を行
なって、イオン打ち込み層の活性化を行なって、ｎ+ソ
ース・ドレイン領域１１２を形成すると共に、図３
（ｅ）に示したように、ゲート側壁１１１からのボロン
の拡散によって、浅い接合部を有するｐ+ソース・ドレ
イン領域１１３を形成した。
０．１μｍのＳｉ酸化膜１１０を形成したが、この際、
ｐ−ＭＯＳ領域上のＳｉ表面のみに選択的に吸着された
ボロンが上記Ｓｉ酸化膜１１の下部に拡散されて、ボロ
ンガラス膜３３が形成された。全面反応性イオンエッチ
ングを行なって、図３（ｄ）に示したように、ボロンガ
ラス膜３３をその下部に持つｐ−ＭＯＳのゲート側壁１
１１を形成した。以下、、ホトレジスト膜をマスクとし
て用いた通常の選択的イオン打ち込み法により、深いｎ
+、ｐ+層を形成した。熱処理（９５０℃。１０秒）を行
なって、イオン打ち込み層の活性化を行なって、ｎ+ソ
ース・ドレイン領域１１２を形成すると共に、図３
（ｅ）に示したように、ゲート側壁１１１からのボロン
の拡散によって、浅い接合部を有するｐ+ソース・ドレ
イン領域１１３を形成した。
【００２０】本実施例においては、接合深さ２０ｎｍ、
シート抵抗２ｋΩ／□の浅接合が形成でき、短チャネル
効果を起こすことなしに、ゲート長０．１５μｍのＣＭ
ＯＳが高速に動作することを確認した。本実施例は、Ｂ
2Ｈ6の選択吸着現象を利用し、従来法のみではなく、実
施例１にくらべても、プロセスはさらに簡略化できた。
なお、Ｂのソースとしては、ＨＢＯ2。Ｂ2Ｏ3を用いて
もよく、また、ボロンの吸着を防ぐために、自然酸化膜
を利用する代わりに、水蒸気中での熱酸化法によってｎ
+層上に厚い酸化膜を形成し、他の部分に成長した薄い
酸化膜を弗酸水溶液でエッチングして除去する方法を利
用してもよい。
シート抵抗２ｋΩ／□の浅接合が形成でき、短チャネル
効果を起こすことなしに、ゲート長０．１５μｍのＣＭ
ＯＳが高速に動作することを確認した。本実施例は、Ｂ
2Ｈ6の選択吸着現象を利用し、従来法のみではなく、実
施例１にくらべても、プロセスはさらに簡略化できた。
なお、Ｂのソースとしては、ＨＢＯ2。Ｂ2Ｏ3を用いて
もよく、また、ボロンの吸着を防ぐために、自然酸化膜
を利用する代わりに、水蒸気中での熱酸化法によってｎ
+層上に厚い酸化膜を形成し、他の部分に成長した薄い
酸化膜を弗酸水溶液でエッチングして除去する方法を利
用してもよい。
【００２１】また、もう一度ホトレジストプロセスを用
いてｐ−ＭＯＳ領域上の酸化膜１４のみをエッチして除
去（ゲート直下の酸化膜は残す）してもよいことはいう
までもない。
いてｐ−ＭＯＳ領域上の酸化膜１４のみをエッチして除
去（ゲート直下の酸化膜は残す）してもよいことはいう
までもない。
【００２２】〈実施例３〉本実施例は、リンガラス膜お
よびボロンガラス膜を用いて、ＣＭＯＳを構成するｎ−
ＭＯＳおよびｐ−ＭＯＳの、浅い接合をそれぞれ形成し
た例である。上記実施例１と同様にして、Ｓｉ基板１０
にｐウエル１１およびｎウエル１２を形成した後、周知
のＬＯＣＯＳ法によって酸化膜１３を形成して素子分離
を行った。さらに、図４（ａ）に示したように、ゲート
酸化膜１４およびゲート電極１５を形成した後、ソース
・ドレイン領域上のゲート酸化膜１４を弗酸水溶液で除
去した。
よびボロンガラス膜を用いて、ＣＭＯＳを構成するｎ−
ＭＯＳおよびｐ−ＭＯＳの、浅い接合をそれぞれ形成し
た例である。上記実施例１と同様にして、Ｓｉ基板１０
にｐウエル１１およびｎウエル１２を形成した後、周知
のＬＯＣＯＳ法によって酸化膜１３を形成して素子分離
を行った。さらに、図４（ａ）に示したように、ゲート
酸化膜１４およびゲート電極１５を形成した後、ソース
・ドレイン領域上のゲート酸化膜１４を弗酸水溶液で除
去した。
【００２３】ＣＶＤ装置に導入して、図４（ｂ）に示し
たように、ボロンガラス膜１６を形成し、通常のホトリ
ソグラフィ、ドライエッチングを用いて、ｎ−ＭＯＳ領
域上から除去し、ｐ−ＭＯＳ領域上のみこれを残した。
次に、図４（ｃ）に示したように、リンガラス膜４１お
よびＳｉ酸化膜１１０を形成した後、全面反応性イオン
エッチングを行なって、図４（ｄ）に示したように、ゲ
ート側壁１１１を形成した。ゲート側壁１１１と基板表
面あるいはゲート電極１５の間にはｎ−ＭＯＳＳではリ
ンガラス膜４１が、ｐ−ＭＯＳではボロンガラス膜１６
およびリンガラス膜４１が、それぞれ形成された。
たように、ボロンガラス膜１６を形成し、通常のホトリ
ソグラフィ、ドライエッチングを用いて、ｎ−ＭＯＳ領
域上から除去し、ｐ−ＭＯＳ領域上のみこれを残した。
次に、図４（ｃ）に示したように、リンガラス膜４１お
よびＳｉ酸化膜１１０を形成した後、全面反応性イオン
エッチングを行なって、図４（ｄ）に示したように、ゲ
ート側壁１１１を形成した。ゲート側壁１１１と基板表
面あるいはゲート電極１５の間にはｎ−ＭＯＳＳではリ
ンガラス膜４１が、ｐ−ＭＯＳではボロンガラス膜１６
およびリンガラス膜４１が、それぞれ形成された。
【００２４】９５０℃、１０秒の熱処理を行なって、上
記リンガラス膜４１およびボロンガラス膜１６からそれ
ぞれリンおよびボロンをＳｉ基板に拡散させ、図４
（ｅ）に示したように、浅い接合部を有するｎ+ソース
・ドレイン領域１１２およびｐ+ソース・ドレイン領域
１１３を形成した。
記リンガラス膜４１およびボロンガラス膜１６からそれ
ぞれリンおよびボロンをＳｉ基板に拡散させ、図４
（ｅ）に示したように、浅い接合部を有するｎ+ソース
・ドレイン領域１１２およびｐ+ソース・ドレイン領域
１１３を形成した。
【００２５】本実施例により、接合深さ１０ｎｍ、シー
ト抵抗２ｋΩ／□の浅い接合が形成でき、短チャネル効
果を起こすことなしに、ゲート長０．１μｍのＣＭＯＳ
が高速に動作することが確認された。なお、リンガラス
膜とボロンガラス膜の形成順序を逆にしても良いことは
いうまでもない。また、リンガラス膜の代わりに、ひ素
を拡散させて形成したひ素ガラスを用いてもよい。
ト抵抗２ｋΩ／□の浅い接合が形成でき、短チャネル効
果を起こすことなしに、ゲート長０．１μｍのＣＭＯＳ
が高速に動作することが確認された。なお、リンガラス
膜とボロンガラス膜の形成順序を逆にしても良いことは
いうまでもない。また、リンガラス膜の代わりに、ひ素
を拡散させて形成したひ素ガラスを用いてもよい。
【００２６】〈実施例４〉本実施例は、リンガラス膜と
Ｂ2Ｈ6ガスの選択吸着を利用して、ｎ−ＭＯＳおよびｐ
−ＭＯＳの浅い接合を、それぞれ形成した例である。図
５（ａ）に示したように、実施例１と同様にして、Ｓｉ
基板１０にｐウエル１１およびｎウエル１２を形成した
後、周知のＬＯＣＯＳ法を用いて素子分離用の酸化膜１
３を形成し、さらにゲート酸化膜１４およびゲート電極
１５を形成した。次に、厚さ１０ｎｍのリンガラス膜５
１形成し、通常のホトリソグラフィとドライエッチング
によって、ｐ−ＭＯＳ領域上からは除去し、ｎ−ＭＯＳ
領域上のみこれを残した。
Ｂ2Ｈ6ガスの選択吸着を利用して、ｎ−ＭＯＳおよびｐ
−ＭＯＳの浅い接合を、それぞれ形成した例である。図
５（ａ）に示したように、実施例１と同様にして、Ｓｉ
基板１０にｐウエル１１およびｎウエル１２を形成した
後、周知のＬＯＣＯＳ法を用いて素子分離用の酸化膜１
３を形成し、さらにゲート酸化膜１４およびゲート電極
１５を形成した。次に、厚さ１０ｎｍのリンガラス膜５
１形成し、通常のホトリソグラフィとドライエッチング
によって、ｐ−ＭＯＳ領域上からは除去し、ｎ−ＭＯＳ
領域上のみこれを残した。
【００２７】次に、図５（ｂ）に示したように、基板温
度７００℃で、Ｂ2Ｈ6ガス３２を、ｐ−ＭＯＳ領域上に
１原子層程度吸着した。この際、Ｂ2Ｈ6ガス分子３２
は、リンガラス膜５１の上には、ｐ−ＭＯＳ領域のＳｉ
基板表面上の１／１００程度しか吸着しないことが確認
された。なお、リンガラス膜５１の上にドーピングされ
ていないＳｉＯ2膜を形成しておくと、Ｂ2Ｈ6の吸着量
はさらに低減された。
度７００℃で、Ｂ2Ｈ6ガス３２を、ｐ−ＭＯＳ領域上に
１原子層程度吸着した。この際、Ｂ2Ｈ6ガス分子３２
は、リンガラス膜５１の上には、ｐ−ＭＯＳ領域のＳｉ
基板表面上の１／１００程度しか吸着しないことが確認
された。なお、リンガラス膜５１の上にドーピングされ
ていないＳｉＯ2膜を形成しておくと、Ｂ2Ｈ6の吸着量
はさらに低減された。
【００２８】図５（ｃ）に示したように、厚さ０．１μ
ｍのＳｉ酸化膜１１０を形成し、上記Ｂ2Ｈ6が吸着され
た部分に、ボロンガラス膜３３を形成した。以下、実施
例１と同様に、図５（ｄ）に示したゲート側壁１１１の
形成、イオン打込みおよび短時間アニールを行って、ゲ
ート側壁１１１と基板の間のボロンガラス膜３３および
リンガラス膜５１からボロンおよびリンを拡散させ、図
５（ｅ）に示したように、浅い接合部を有するｐ+ソー
ス・ドレイン領域１１３およびｎ+ソース・ドレイン領
域１１２を形成した。
ｍのＳｉ酸化膜１１０を形成し、上記Ｂ2Ｈ6が吸着され
た部分に、ボロンガラス膜３３を形成した。以下、実施
例１と同様に、図５（ｄ）に示したゲート側壁１１１の
形成、イオン打込みおよび短時間アニールを行って、ゲ
ート側壁１１１と基板の間のボロンガラス膜３３および
リンガラス膜５１からボロンおよびリンを拡散させ、図
５（ｅ）に示したように、浅い接合部を有するｐ+ソー
ス・ドレイン領域１１３およびｎ+ソース・ドレイン領
域１１２を形成した。
【００２９】本実施例においては、接合深さ１０ｎｍ、
シート抵抗２ｋΩ／□の浅接合が形成でき、短チャネル
効果を起こすことなしに、ゲート長０．１μｍのＣＭＯ
Ｓが高速で動作することが確認された。上記実施例３の
場合は、リンガラス膜４１からのリンの拡散をマスクす
るために、ボロンガラス膜１６が３０ｎｍ以上の厚さを
有していることが必要であり、従って、ｐ−ＭＯＳのゲ
ート側壁の幅は、ｎ−ＭＯＳのゲート側壁の幅より、そ
れだけ大きくなってしまう。しかし、本実施例では、不
純物の選択吸着現象を用いているので、リンガラス膜１
８の厚さをほぼ１０ｎｍとすることができ、このような
問題が起こることはない。なお、ボロンガラス膜とＰＨ
3ガス（あるいは、固体ソースであるＰ、Ｓｂ）の吸着
を組み合わせても同様の結果を得ることができた。
シート抵抗２ｋΩ／□の浅接合が形成でき、短チャネル
効果を起こすことなしに、ゲート長０．１μｍのＣＭＯ
Ｓが高速で動作することが確認された。上記実施例３の
場合は、リンガラス膜４１からのリンの拡散をマスクす
るために、ボロンガラス膜１６が３０ｎｍ以上の厚さを
有していることが必要であり、従って、ｐ−ＭＯＳのゲ
ート側壁の幅は、ｎ−ＭＯＳのゲート側壁の幅より、そ
れだけ大きくなってしまう。しかし、本実施例では、不
純物の選択吸着現象を用いているので、リンガラス膜１
８の厚さをほぼ１０ｎｍとすることができ、このような
問題が起こることはない。なお、ボロンガラス膜とＰＨ
3ガス（あるいは、固体ソースであるＰ、Ｓｂ）の吸着
を組み合わせても同様の結果を得ることができた。
【００３０】〈実施例５〉本実施例は、上記実施例４に
おいて、Ｂ2Ｈ6ガスをｐ−ＭＯＳ形成領域に選択吸着さ
せた後にＳｉを成長させて、ｐ+層を低抵抗化した例で
ある。まず、上記実施例１と同様に処理し、図６（ａ）
に示したように、Ｓｉ基板１０にｐウエル１１およびｎ
ウエル１２を形成した後、周知のＬＯＣＯＳ法によって
酸化膜１３を形成し、さらに、ゲート酸化膜１４ゲート
電極１５を形成および厚さ１０ｎｍ以下のＳｉ3Ｎ4側壁
保護膜６１を形成した。なおゲート電極１５は薄い酸化
膜６２で覆われていた。
おいて、Ｂ2Ｈ6ガスをｐ−ＭＯＳ形成領域に選択吸着さ
せた後にＳｉを成長させて、ｐ+層を低抵抗化した例で
ある。まず、上記実施例１と同様に処理し、図６（ａ）
に示したように、Ｓｉ基板１０にｐウエル１１およびｎ
ウエル１２を形成した後、周知のＬＯＣＯＳ法によって
酸化膜１３を形成し、さらに、ゲート酸化膜１４ゲート
電極１５を形成および厚さ１０ｎｍ以下のＳｉ3Ｎ4側壁
保護膜６１を形成した。なおゲート電極１５は薄い酸化
膜６２で覆われていた。
【００３１】次に、厚さ１０ｎｍのリンガラス膜５１を
形成した後、通常のホトリソグラフィおよびドライエッ
チングによって選択エッチングを行って、図６（ｂ）に
示したように、ｎ−ＭＯＳ領域上のみに残し、ｐ−ＭＯ
Ｓ領域からは除去した。
形成した後、通常のホトリソグラフィおよびドライエッ
チングによって選択エッチングを行って、図６（ｂ）に
示したように、ｎ−ＭＯＳ領域上のみに残し、ｐ−ＭＯ
Ｓ領域からは除去した。
【００３２】図６（ｃ）に示したように、基板温度７０
０℃で、Ｂ2Ｈ6ガス３２を０．２原子層吸着した。この
とき、Ｂ2Ｈ6分子は、リンガラス膜５１上には、Ｓｉ表
面上の１／１００程度しか吸着しなかった。
０℃で、Ｂ2Ｈ6ガス３２を０．２原子層吸着した。この
とき、Ｂ2Ｈ6分子は、リンガラス膜５１上には、Ｓｉ表
面上の１／１００程度しか吸着しなかった。
【００３３】次に、周知のＵＨＶ−ＣＶＤ法を用いて、
Ｓｉ膜６３を５ｎｍ選択エピタキシャル成長させた（こ
の方法は、δドーピングとして知られている）。以下、
実施例４と同様に処理して、図６（ｄ）に示したよう
に、ゲート側壁１１１の形成、イオン打ち込みおよび短
時間アニールを行って、δドープ層およびリンガラスま
く５１からボロンおよびリンを拡散させて、図６（ｅ）
に示したように、浅い接合部を有するｐ+ソース・ドレ
イン領域１１３およびｎ+ソース・ドレイン領域１１２
を形成した。
Ｓｉ膜６３を５ｎｍ選択エピタキシャル成長させた（こ
の方法は、δドーピングとして知られている）。以下、
実施例４と同様に処理して、図６（ｄ）に示したよう
に、ゲート側壁１１１の形成、イオン打ち込みおよび短
時間アニールを行って、δドープ層およびリンガラスま
く５１からボロンおよびリンを拡散させて、図６（ｅ）
に示したように、浅い接合部を有するｐ+ソース・ドレ
イン領域１１３およびｎ+ソース・ドレイン領域１１２
を形成した。
【００３４】本実施例により、接合深さ１０ｎｍ、シー
ト抵抗１ｋΩ／□の浅接合が形成でき、短チャネル効果
を起こすことなしに、ゲート長０．０５μｍのＣＭＯＳ
が高速に動作することが確認された。なお、Ｓｉ3Ｎ4側
壁保護膜６１は、厚さが１０ｎｍ以下と非常に薄いた
め、不純物拡散層とゲート電極とがオフセットになる恐
れはない。むしろ、この側壁保護膜６１によって、不純
物のチャネル方向の拡散長が見かけ上減少し、オーバラ
ップ容量の増加を抑制する効果がある。この側壁保護膜
６１は、実施例１乃至４にも適用できることは、いうま
でもない。さらに、ｎ+浅接合を、Ｓｂのδドーピング
によって形成してもよい。この場合、まずＳｂのδドー
プ層を形成し、実施例２と同様にｎ+層上に選択的に成
長した自然酸化膜を用いて、ボロンドーピングを行えば
よい。
ト抵抗１ｋΩ／□の浅接合が形成でき、短チャネル効果
を起こすことなしに、ゲート長０．０５μｍのＣＭＯＳ
が高速に動作することが確認された。なお、Ｓｉ3Ｎ4側
壁保護膜６１は、厚さが１０ｎｍ以下と非常に薄いた
め、不純物拡散層とゲート電極とがオフセットになる恐
れはない。むしろ、この側壁保護膜６１によって、不純
物のチャネル方向の拡散長が見かけ上減少し、オーバラ
ップ容量の増加を抑制する効果がある。この側壁保護膜
６１は、実施例１乃至４にも適用できることは、いうま
でもない。さらに、ｎ+浅接合を、Ｓｂのδドーピング
によって形成してもよい。この場合、まずＳｂのδドー
プ層を形成し、実施例２と同様にｎ+層上に選択的に成
長した自然酸化膜を用いて、ボロンドーピングを行えば
よい。
【００３５】
【発明の効果】本発明によれば、簡単なプロセスで、例
えば３０ｎｍ以下という極めて浅いソース・ドレイン接
合を形成することがでる。その結果、ゲート長０．１５
μｍ以下という極めて微細な相補型ＭＯＳＦＥＴの高速
動作が、短チャネル効果を起こすことなしに実現され、
しかも、このようなすぐれた相補型ＭＯＳＦＥＴを、容
易、かつ、高いスループットで形成することが可能にな
った。
えば３０ｎｍ以下という極めて浅いソース・ドレイン接
合を形成することがでる。その結果、ゲート長０．１５
μｍ以下という極めて微細な相補型ＭＯＳＦＥＴの高速
動作が、短チャネル効果を起こすことなしに実現され、
しかも、このようなすぐれた相補型ＭＯＳＦＥＴを、容
易、かつ、高いスループットで形成することが可能にな
った。
【図１】本発明の第１の実施例を示す工程図、
【図２】従来および本発明のＭＯＳＦＥＴの要部を示す
断面図、
断面図、
【図３】本発明の第２の実施例を示す工程図、
【図４】本発明の第３の実施例を示す工程図、
【図５】本発明の第４の実施例を示す工程図、
【図６】本発明の第５の実施例を示す工程図。
１０……Ｓｉ基板、 １１……ｐウエル、 １２…
…ｎウエル、１３……ＬＯＣＯＳ酸化膜、 １４……
ゲート酸化膜、１５……ゲート電極、 １６……ボロ
ンガラス膜、１７……ホトレジスト膜、 １９……Ａ
ｓ+イオン打ち込み領域、１１０……Ｓｉ酸化膜、
１１１……ゲート側壁、１１２……ｎ+ソース・ドレイ
ン層、 １１３……ｐ+ソース・ドレイン層。
…ｎウエル、１３……ＬＯＣＯＳ酸化膜、 １４……
ゲート酸化膜、１５……ゲート電極、 １６……ボロ
ンガラス膜、１７……ホトレジスト膜、 １９……Ａ
ｓ+イオン打ち込み領域、１１０……Ｓｉ酸化膜、
１１１……ゲート側壁、１１２……ｎ+ソース・ドレイ
ン層、 １１３……ｐ+ソース・ドレイン層。
Claims (22)
- 【請求項１】第１導電型を有する半導体基板の表面領域
内に所定の間隔を介して互いに離間して形成された、上
記第１導電型とは逆の第２導電型を有するソースおよび
ドレインと、当該ソースとドレインの間の上記半導体基
板の主表面上に、ゲート絶縁膜を介して形成されたゲー
ト電極と、当該ゲート電極の側部上に選択的に形成され
た側壁絶縁膜を具備し、当該側壁絶縁膜と上記ソースお
よびドレインの上面の間には、上記第２導電型を有する
不純物がドープされた絶縁膜が介在していることを特徴
とする半導体装置。 - 【請求項２】上記不純物がドープされた絶縁膜は、上記
ソースおよびドレインの上面上から上記ゲート電極の側
部に沿って延伸されていることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】上記ゲート電極、ソースおよびドレイン
は、それぞれ相補型電界効果トランジスタが具備するｐ
−チャネルＭＯＳトランジスタのゲート電極、ソースお
よびドレインであることを特徴とする請求項１若しくは
２に記載の半導体装置。 - 【請求項４】上記第２導電型を有する不純物はボロンで
あり、上記不純物がドープされた絶縁膜はボロンガラス
膜であることを特徴とする請求項１から３のいずれか一
に記載の半導体装置。 - 【請求項５】上記ゲート電極、ソースおよびドレイン
は、それぞれ相補型電界効果トランジスタが具備するｎ
−チャネルＭＯＳトランジスタのゲート電極、ソースお
よびドレインであることを特徴とする請求項１若しくは
２に記載の半導体装置。 - 【請求項６】上記第２導電型を有する不純物はリン若し
くはひ素であり、上記不純物がドープされた絶縁膜は、
リンガラス膜若しくはひ素ガラス膜であるあることを特
徴とする請求項１、２若しくは５に記載の半導体装置。 - 【請求項７】上記第２導電型を有する不純物はひ素であ
ることを特徴とする請求項１、２若しくは５に記載の半
導体装置。 - 【請求項８】上記第２導電型を有する不純物がドープさ
れた絶縁膜は、ｐ−チャネルＭＯＳトランジスタの上記
側壁絶縁膜と上記ソースおよびドレインの上面の間に形
成され、ｎ−チャネルＭＯＳトランジスタの上記側壁絶
縁膜と上記ソースおよびドレインの上面の間には形成さ
れていないことを特徴とする請求項１から７のいずれか
一に記載の半導体装置。 - 【請求項９】上記第２導電型を有する不純物がドープさ
れた絶縁膜は、ｐ−チャネルＭＯＳトランジスタおよび
ｎ−チャネルＭＯＳトランジスタの上記側壁絶縁膜と上
記ソースおよびドレインの上面の間に、それぞれ形成さ
れていることを特徴とする請求項１から７のいずれか一
に記載の半導体装置。 - 【請求項１０】第１導電型を有する半導体基板の主表面
上に、所定の形状を有するゲート電極をゲート絶縁膜を
介して形成する工程と、上記第１導電型とは逆の第２導
電型を有する不純物を高濃度に含むガラス膜を上記半導
体基板の主表面上に上記ゲート電極の側部に接して形成
する工程と、上記ガラス膜から上記不純物を上記半導体
基板内に拡散させてソースおよびドレインを形成する工
程を含むことを特徴とする半導体装置の製造方法。 - 【請求項１１】上記ガラス膜を上記半導体基板の主表面
上に上記ゲート電極の側部に接して形成する工程は、上
記ガラス膜および不純物が実質的にドープされていない
酸化シリコン膜を積層して形成した後、全面異方性エッ
チングを行なうことによって行なわれることを特徴とす
る請求項１０に半導体装置の製造方法。 - 【請求項１２】上記ガラス膜は、ボロンガラス膜、リン
ガラス膜若しくはひ素ガラス膜であることを特徴とする
請求項１０若しくは１１に記載の半導体装置の製造方
法。 - 【請求項１３】上記ボロンガラス膜若しくはリンガラス
膜の膜厚は３０ｎｍ以下であることを特徴とする請求項
１２に記載の半導体装置の製造方法。 - 【請求項１４】上記ガラス膜は、上記不純物を含むソー
スを上記半導体基板の表面上に吸着させた後、不純物が
実質的ドープされていない酸化シリコン膜を全面に形成
することによって形成されることを特徴とする請求項１
０に記載の半導体装置の製造方法。 - 【請求項１５】半導体基板の表面領域にｎ型ウエルとｐ
型ウエルを互いに隣接して形成する工程と、上記ｎ型ウ
エルおよびｐ型ウエル上に、ゲート絶縁膜を介してそれ
ぞれゲート電極を形成した後、ｐ型不純物が高濃度にド
ープされたガラス膜を全面に形成する工程と、ｎ−チャ
ネルＭＯＳトランジスタを形成すべき領域のみにｎ型不
純物を選択的にドープして、上記ｐ型ウエルにｎ型ソー
スおよびドレインを形成する工程と、上記ｎ−チャネル
ＭＯＳトランジスタを形成すべき領域上に形成されてい
る上記ガラス膜を選択的に除去する工程と、不純物が実
質的にドープされていない酸化シリコン膜を全面に形成
した後、全面異方性エッチングを行なう工程と、上記ガ
ラス膜から上記ｎ型ウエル内に不純物を拡散させてｐ型
ソースおよびドレインを形成する工程を含むことを特徴
とする半導体装置の製造方法。 - 【請求項１６】上記ｐ型不純物およびｎ型不純物は、そ
れぞれボロンおよびリン若しくはひ素であることを特徴
とする請求項１５に記載の半導体装置の製造方法。 - 【請求項１７】半導体基板の表面領域にｎ型ウエルとｐ
型ウエルを互いに隣接して形成する工程と、上記ｎ型ウ
エルおよびｐ型ウエル上に、ゲート絶縁膜を介してそれ
ぞれゲート電極を形成した後、ｎ−チャネルＭＯＳトラ
ンジスタを形成すべき領域にのみｎ型不純物を選択的に
ドープしてｎ型ソースおよびドレインを形成する工程
と、上記ｎ型ウエルの露出された表面上のみにｐ型不純
物の拡散ソースを選択的に堆積する工程と、不純物が実
質的にドープされていない酸化シリコン膜を全面に形成
し、当該酸化シリコン膜と上記ｎ型ウエルの間に上記ｐ
型不純物の拡散ソースが高濃度にドープされたガラス膜
を形成する工程と、全面異方性エッチングを行なって、
上記酸化シリコン膜および上記ガラス膜のうち、上記ゲ
ート電極の側部上およびその近傍の上記半導体基板上に
形成された部分を残し、他の部分上からは除去する工程
と、上記ガラス膜から上記ｎ型ウエル内に不純物を拡散
させてｐ型ソースおよびドレインを形成する工程を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項１８】上記拡散ソースは、ｐ型不純物のＢ
2Ｈ6、ＨＢＯ2およびＢ2Ｏ3なる群から選ばれることを
特徴とする請求項１７に記載の半導体装置の製造方法。 - 【請求項１９】半導体基板の表面領域にｎ型ウエルとｐ
型ウエルを互いに隣接して形成する工程と、上記ｎ型ウ
エルおよびｐ型ウエル上に、ゲート絶縁膜を介してそれ
ぞれゲート電極を形成した後、ｐ−チャネルＭＯＳトラ
ンジスタを形成すべき領域の全面に、ｐ型不純物が高濃
度にドープされたガラス膜を形成する工程と、ｎ型不純
物が高濃度にドープされたガラス膜を全面に形成する工
程と、不純物が実質的にドープされていない酸化シリコ
ン膜を全面に形成する工程と、全面異方性エッチングを
行なって上記酸化シリコン膜、ｐ型不純物が高濃度にド
ープされたガラス膜および上記ｎ型不純物が高濃度にド
ープされたガラス膜を、上記ゲート電極側部およびその
近傍の上記半導体基板の表面上に残し他の部分上から除
去する工程と、上記ｐ型不純物が高濃度にドープされた
ガラス膜および上記ｎ型不純物が高濃度にドープされた
ガラス膜から上記ｐ型およびｎ型不純物をそれぞれ拡散
させて、ｐ型およびｎ型のソースおよびドレインをそれ
ぞれ形成する工程を含むことを特徴とする半導体装置の
製造方法。 - 【請求項２０】上記ｐ型およびｎ型不純物は、それぞれ
ボロンおよびリン若しくはひ素であることを特徴とする
請求項１９に半導体装置の製造方法。 - 【請求項２１】半導体基板の表面領域にｎ型ウエルとｐ
型ウエルを互いに隣接して形成する工程と、上記ｎ型ウ
エルおよびｐ型ウエル上に、ゲート絶縁膜を介してそれ
ぞれゲート電極を形成した後、ｎ型不純物が高濃度にド
ープされたガラス膜をｎ−チャネルＭＯＳトランジスタ
を形成すべき領域の全面に形成する工程と、上記ｎ型ウ
エルの露出された表面上のみに上記ｐ型不純物の拡散ソ
ースを選択的に堆積する工程と、不純物が実質的にドー
プされていない酸化シリコン膜を全面に形成し、当該酸
化シリコン膜と上記ｎ型ウエルの間に上記ｐ型不純物の
拡散ソースが高濃度にドープされたガラス膜を形成する
工程と、全面異方性エッチングを行なって、上記酸化シ
リコン膜，ｎ型不純物が高濃度にドープされたガラス膜
および上記ｐ型不純物の拡散ソースが高濃度にドープさ
れたガラス膜のうち、上記ゲート電極の側部上およびそ
の近傍の上記半導体基板上に形成された部分を残し、他
の部分上からは除去する工程と、上記ｐ型不純物の拡散
ソースが高濃度にドープされたガラス膜およびｎ型不純
物が高濃度にドープされたガラス膜から、上記ｎ型およ
びｐ型ウエル内にｐ型およびｎ型不純物をそれぞれ拡散
させて、ｐ型およびｎ型ソースおよびドレインを形成す
る工程を含むことを特徴とする半導体装置の製造方法。 - 【請求項２２】上記ボロンガラス膜、リンガラス膜若し
くはひ素ガラス膜の膜厚は３０ｎｍ以下であることを特
徴とする請求項１５から２１のいずれかいずれか一に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6311655A JPH08167658A (ja) | 1994-12-15 | 1994-12-15 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6311655A JPH08167658A (ja) | 1994-12-15 | 1994-12-15 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167658A true JPH08167658A (ja) | 1996-06-25 |
Family
ID=18019900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6311655A Pending JPH08167658A (ja) | 1994-12-15 | 1994-12-15 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08167658A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7138688B2 (en) | 2002-09-06 | 2006-11-21 | National Institute Of Advanced Industrial Science And Technology | Doping method and semiconductor device fabricated using the method |
| US7247548B2 (en) | 2003-12-12 | 2007-07-24 | National Institute Of Advanced Industrial Science And Technology | Doping method and semiconductor device using the same |
| JP2015053505A (ja) * | 2011-02-17 | 2015-03-19 | 日立化成株式会社 | ｎ型拡散層形成組成物、ｎ型拡散層の製造方法、及び太陽電池セルの製造方法 |
-
1994
- 1994-12-15 JP JP6311655A patent/JPH08167658A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7138688B2 (en) | 2002-09-06 | 2006-11-21 | National Institute Of Advanced Industrial Science And Technology | Doping method and semiconductor device fabricated using the method |
| US7247548B2 (en) | 2003-12-12 | 2007-07-24 | National Institute Of Advanced Industrial Science And Technology | Doping method and semiconductor device using the same |
| JP2015053505A (ja) * | 2011-02-17 | 2015-03-19 | 日立化成株式会社 | ｎ型拡散層形成組成物、ｎ型拡散層の製造方法、及び太陽電池セルの製造方法 |
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