JPH03109736A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03109736A JPH03109736A JP1248752A JP24875289A JPH03109736A JP H03109736 A JPH03109736 A JP H03109736A JP 1248752 A JP1248752 A JP 1248752A JP 24875289 A JP24875289 A JP 24875289A JP H03109736 A JPH03109736 A JP H03109736A
- Authority
- JP
- Japan
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- layer
- polycrystalline
- etching
- insulating film
- wiring layer
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/0698—Local interconnections
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基体上の異なる２つの層の配線層と半
導体基体中の不純物領域とが更に別の層の配線層を介し
て互いに電気的に接続されている半導体装置の製造方法
に関するものである。
導体基体中の不純物領域とが更に別の層の配線層を介し
て互いに電気的に接続されている半導体装置の製造方法
に関するものである。
本発明は、上記の様な半導体装置の製造方法において、
電気的接続のための配ｖＡＮのバターニングを、エツチ
ングのストッパを設けずに等方性エツチングで行うこと
によって、少ない工程で半導体装置を製造することがで
きる様にしたものである。
電気的接続のための配ｖＡＮのバターニングを、エツチ
ングのストッパを設けずに等方性エツチングで行うこと
によって、少ない工程で半導体装置を製造することがで
きる様にしたものである。
抵抗負荷型ＭＯ３−５ＲＡＭのメモリセルにおける記憶
ノードでは、転送用トランジスタの一方のソース・ドレ
イン領域と、駆動用トランジスタのゲート電極と、負荷
抵抗とが互いに電気的に接続されている。
ノードでは、転送用トランジスタの一方のソース・ドレ
イン領域と、駆動用トランジスタのゲート電極と、負荷
抵抗とが互いに電気的に接続されている。
転送用トランジスタのソース・ドレイン領域は半導体基
体中に形成されており、駆動用トランジスタのゲート電
極と負荷抵抗とは半導体基体上の異なる２つの層の配線
層で形成されている。
体中に形成されており、駆動用トランジスタのゲート電
極と負荷抵抗とは半導体基体上の異なる２つの層の配線
層で形成されている。
この様な記憶ノード等における電気的接続構造として、
いわゆる埋込コンタクトやシェアドコンタクト等の構造
があることは既に知られている。
いわゆる埋込コンタクトやシェアドコンタクト等の構造
があることは既に知られている。
これらの構造のうちでシェアドコンタクトは、埋込コン
タクトよりも半導体装置の微細化が可能な構造として考
えられたものである。
タクトよりも半導体装置の微細化が可能な構造として考
えられたものである。
しかし本願の出願人は、従来のシェアドコンタクトより
も更に半導体装置の微細化が可能な改良されたシェアド
コンタクトを、特願昭６３−７２０３４号において提案
した。
も更に半導体装置の微細化が可能な改良されたシェアド
コンタクトを、特願昭６３−７２０３４号において提案
した。
第２図は、この様な改良されたシェアドコンタクトを有
する抵抗負荷型ＭＭＯＳ−３ＲＡのメモリセルにおける
記憶ノードを示している。
する抵抗負荷型ＭＭＯＳ−３ＲＡのメモリセルにおける
記憶ノードを示している。
即ち、Ｓｉ基体１１の表面のフィールド絶縁膜であるＳ
ｉｎ、膜１２上及びゲート絶縁膜である５ｉ０２膜１３
上には、駆動用トランジスタのゲート電極である多結晶
Ｓｉ層１４と転送用トランジスタのゲート電極つまりワ
ード線である多結晶Ｓｔ層１５とが形成されている。
ｉｎ、膜１２上及びゲート絶縁膜である５ｉ０２膜１３
上には、駆動用トランジスタのゲート電極である多結晶
Ｓｉ層１４と転送用トランジスタのゲート電極つまりワ
ード線である多結晶Ｓｔ層１５とが形成されている。
多結晶Ｓｔ層１４．１５はＳｉ基体ｌｌ上の同一層の多
結晶Ｓｉ層をバターニングしたものであり、多結晶５ｔ
ｌｉ １４のうちの多結晶３１層１５側の端縁はＳｉＯ
□膜１２膜端２と略一致している。
結晶Ｓｉ層をバターニングしたものであり、多結晶５ｔ
ｌｉ １４のうちの多結晶３１層１５側の端縁はＳｉＯ
□膜１２膜端２と略一致している。
Ｓｉ基体１１の表面部には、多結晶Ｓｉ層１４．１５及
びＳｉｎｇ膜１２をマスクにしたイオン注入によって、
トランジスタのソース・ドレイン領域であるＮ ｅ ｉ
ｌｌ域１６．１７等が、自己整合的に形成されている。
びＳｉｎｇ膜１２をマスクにしたイオン注入によって、
トランジスタのソース・ドレイン領域であるＮ ｅ ｉ
ｌｌ域１６．１７等が、自己整合的に形成されている。
多結晶Ｓｉ層１４．１５やＳｉＯ□膜１３は、薄いＳｉ
Ｏ！膜１Ｂによって覆われている。但し、多結晶Ｓｔ層
１４のうちの多結晶３１層１５側の端部１４ａとＮ″領
域１６のうちの端部１４ａ側の部分とを露出させる開口
２１が、Ｓｉｎｇ膜１８．１３に形成されている。
Ｏ！膜１Ｂによって覆われている。但し、多結晶Ｓｔ層
１４のうちの多結晶３１層１５側の端部１４ａとＮ″領
域１６のうちの端部１４ａ側の部分とを露出させる開口
２１が、Ｓｉｎｇ膜１８．１３に形成されている。
開口２ｉは多結晶Ｓｔ層２２によって覆われており、こ
の多結晶Ｓｉ層２２をバターニングする時に多結晶Ｓｉ
層１４．１５がエツチングされるのを防止するエツチン
グのストッパとして、Ｓｉｎ、膜１８が機能している。
の多結晶Ｓｉ層２２をバターニングする時に多結晶Ｓｉ
層１４．１５がエツチングされるのを防止するエツチン
グのストッパとして、Ｓｉｎ、膜１８が機能している。
ＳｉＯ□膜１８等は厚い眉間絶縁膜２３によって覆われ
ているが、多結晶５ｉｌｉ２２を露出させる開口２４が
層間絶縁膜２３に形成されている。
ているが、多結晶５ｉｌｉ２２を露出させる開口２４が
層間絶縁膜２３に形成されている。
多結晶Ｓｉ層１４上の眉間絶縁膜２３上及び開口２４上
には、負荷抵抗を含む多結晶５ｉｌｉ２５が形成されて
いる。
には、負荷抵抗を含む多結晶５ｉｌｉ２５が形成されて
いる。
以上の様な改良されたシェアドコンタクトにおけるＳｉ
Ｏ□膜１８は、エツチングのストッパとしてのみ機能す
ればよく、層間耐圧を確保する必要がないので、眉間絶
縁膜２３に比べて非常に薄くてよい。
Ｏ□膜１８は、エツチングのストッパとしてのみ機能す
ればよく、層間耐圧を確保する必要がないので、眉間絶
縁膜２３に比べて非常に薄くてよい。
この結果、開口２１の形成時に多結晶Ｓｉ層１４の端部
１４ａの側壁としてＳｉｎ、膜１８が残らず、開口２１
のうちのＮ”ｅＪＩ域１６に対応する部分の全体で、多
結晶Ｓｉ層２２とＮ″領域１６とが接続される。
１４ａの側壁としてＳｉｎ、膜１８が残らず、開口２１
のうちのＮ”ｅＪＩ域１６に対応する部分の全体で、多
結晶Ｓｉ層２２とＮ″領域１６とが接続される。
これに対して、従来のシェアドコンタクトでは、多結晶
Ｓｉ層２２を設けず、多結晶５ｉｉｉ１４上等に直接に
厚い眉間絶縁膜２３を堆積させ、開口２４内で多結晶Ｓ
ｔ層２５と多結晶５ｉｉｉ１４とを接続し更に多結晶Ｓ
ｉ層２５とＮ４６Ｉ域１６とを接続している。
Ｓｉ層２２を設けず、多結晶５ｉｉｉ１４上等に直接に
厚い眉間絶縁膜２３を堆積させ、開口２４内で多結晶Ｓ
ｔ層２５と多結晶５ｉｉｉ１４とを接続し更に多結晶Ｓ
ｉ層２５とＮ４６Ｉ域１６とを接続している。
この結果、開口２４の形成時に多結晶Ｓｔ層１４の端部
１４ａの側壁として眉間絶縁膜２３が残る。
１４ａの側壁として眉間絶縁膜２３が残る。
このため、開口２４のうちのＮ ｅ Ａｌ域１６に対応
する部分の面積を大きくする必要がある。
する部分の面積を大きくする必要がある。
従うて、上述の様な改良されたシェアドコンタクトは、
従来のシェアドコンタクトよりも更に半導体装置の微細
化が可能である。
従来のシェアドコンタクトよりも更に半導体装置の微細
化が可能である。
〔発明が解決しようとする課題〕
ところが、上述の様な改良されたシェアドコンタクトで
は、多結晶Ｓｉ層２２のパターニング時のエツチングの
ストッパとしてＳｉｎｇ膜１８膜設８ている。
は、多結晶Ｓｉ層２２のパターニング時のエツチングの
ストッパとしてＳｉｎｇ膜１８膜設８ている。
従って、Ｓｉｎ、膜１８のＣＶＤ、開口２１を形成する
ためのレジスト（図示せず）のバターニング、エツチン
グによる開口２１の形成、レジストの除去等の後処理の
少なくとも４工程が必要である。
ためのレジスト（図示せず）のバターニング、エツチン
グによる開口２１の形成、レジストの除去等の後処理の
少なくとも４工程が必要である。
この結果、第２図に示した抵抗負荷型ＭＯ３−ＳＲＡＭ
等を少ない工程で製造することができない。
等を少ない工程で製造することができない。
本発明による半導体装置の製造方法は、少なくとも半導
体基体１１の表面のフィールド絶縁膜１２上に所望パタ
ーンの第１の配線層２６．２７を形成する工程と、前記
フィールド絶縁膜１２及び前記第１の配ｖＡＭ２６．２
７をマスクにして前記半導体基体１１の表面部に不純物
領域１６．１７を形成する工程と、少なくとも前記第１
の配線層２６．２７と前記不純物領域１６．１７とを第
２の配線層２２で覆う工程と、前記第１の配線層２６．
２７のうちの前記フィールド絶縁膜１２上の端部２６ａ
と前記不純物領域１６とを接続する様に前記第２の配線
層２２を等方性エツチングによってバターニングする工
程と、前記第２の配線層２２に達する開口２４を有する
層間絶縁膜２３を前記第１及び第２の配線層２６．２７
．２２上と前記不純物領域１６．１７上とに形成する工
程と、前記開口２４を介して前記第２の配線層２２に接
続される第３の配線層２５を前記層間絶縁膜２３上に形
成する工程とを夫々具備している。
体基体１１の表面のフィールド絶縁膜１２上に所望パタ
ーンの第１の配線層２６．２７を形成する工程と、前記
フィールド絶縁膜１２及び前記第１の配ｖＡＭ２６．２
７をマスクにして前記半導体基体１１の表面部に不純物
領域１６．１７を形成する工程と、少なくとも前記第１
の配線層２６．２７と前記不純物領域１６．１７とを第
２の配線層２２で覆う工程と、前記第１の配線層２６．
２７のうちの前記フィールド絶縁膜１２上の端部２６ａ
と前記不純物領域１６とを接続する様に前記第２の配線
層２２を等方性エツチングによってバターニングする工
程と、前記第２の配線層２２に達する開口２４を有する
層間絶縁膜２３を前記第１及び第２の配線層２６．２７
．２２上と前記不純物領域１６．１７上とに形成する工
程と、前記開口２４を介して前記第２の配線層２２に接
続される第３の配線層２５を前記層間絶縁膜２３上に形
成する工程とを夫々具備している。
本発明による半導体装置の製造方法では、第１の配線Ｍ
２６．２７上と不純物領域１６．１７上とにエツチング
のストッパを設けずに第２の配線Ｍ２２を直接に形成し
、この第２の配線層２２を等方性エツチングによってバ
ターニングしている。
２６．２７上と不純物領域１６．１７上とにエツチング
のストッパを設けずに第２の配線Ｍ２２を直接に形成し
、この第２の配線層２２を等方性エツチングによってバ
ターニングしている。
しかし、第２の配線層２２を薄クシておき且つ、ｉ −
ハエッチング量を制御することによって、第１の配線層
２６．２７や不純物領域１６．１７に対するエツチング
量を無視できる程度にまで抑制することができる。
ハエッチング量を制御することによって、第１の配線層
２６．２７や不純物領域１６．１７に対するエツチング
量を無視できる程度にまで抑制することができる。
しかも、第２の配線層２２のバターニングを等方性エツ
チングによって行っているので、第１の配線層２６．２
７や不純物領域１６．１７に対するエツチング量を無視
できる程度にまで抑制しても、第１の配ＶＡ１ｉ２６．
２７の側壁として第２の配線１ｉ２２が残るのを防止す
ることができる。
チングによって行っているので、第１の配線層２６．２
７や不純物領域１６．１７に対するエツチング量を無視
できる程度にまで抑制しても、第１の配ＶＡ１ｉ２６．
２７の側壁として第２の配線１ｉ２２が残るのを防止す
ることができる。
このため、第１の配線層２６．２７の線幅が広くなって
素子特性が変化したり第１の配線層２６．２７同士が短
絡したりするのを防止することができる。
素子特性が変化したり第１の配線層２６．２７同士が短
絡したりするのを防止することができる。
従って、第１の配線層２６．２７上と不純物領域１６．
１７上とにエツチングのストッパを設けずに第２の配線
Ｎ２２をバターニングすることが可能である。
１７上とにエツチングのストッパを設けずに第２の配線
Ｎ２２をバターニングすることが可能である。
〔実施例〕
以下、抵抗負荷型ＭＯ３−３ＲＡＭの製造に適用した本
発明の一実施例を、第１図を参照しながら説明する。
発明の一実施例を、第１図を参照しながら説明する。
第１図は、メモリセルのうちの記憶ノードを示している
。なお、第２図中と同一の部分には同一の符号を付しで
ある。
。なお、第２図中と同一の部分には同一の符号を付しで
ある。
本実施例でも、第１Ａ図に示す様に、トランジスタのソ
ース・ドレインＮ域であるＮ＋領域１６．１７等を自己
整合的に形成する工程までは、従来と同様に行う。
ース・ドレインＮ域であるＮ＋領域１６．１７等を自己
整合的に形成する工程までは、従来と同様に行う。
但し本実施例では、駆動用トランジスタのゲート電極と
転送用トランジスタのゲート電極つまりワード線とを、
多結晶Ｓｉ膜と一５ｉｘ膜とを積層させたポリサイド層
２６．２７によって構成している。
転送用トランジスタのゲート電極つまりワード線とを、
多結晶Ｓｉ膜と一５ｉｘ膜とを積層させたポリサイド層
２６．２７によって構成している。
次に、第１Ｂ図に示す様に、Ｎ″領域１６．１７等のＳ
ｉｎ、膜１３をエツチングによって除去し、更にポリサ
イド層２６．２７等に対してライトエツチングを行う。
ｉｎ、膜１３をエツチングによって除去し、更にポリサ
イド層２６．２７等に対してライトエツチングを行う。
その後、３００人程度の厚さの多結晶Ｓｉ層２２をＣＶ
Ｄによって堆積させ、この多結晶Ｓｉ層２２中へ不純物
をドーピングする。
Ｄによって堆積させ、この多結晶Ｓｉ層２２中へ不純物
をドーピングする。
次に、第１Ｃ図に示す様に、ポリサイド層２６のうちの
ポリサイド層２７側の端部２６ａとＮ＋領域１６のうち
の端部２６ａ側の部分とにのみ多結晶Ｓｉ層２２を残す
様に、この多結晶５ｉｉｉ２２をパターニングする。
ポリサイド層２７側の端部２６ａとＮ＋領域１６のうち
の端部２６ａ側の部分とにのみ多結晶Ｓｉ層２２を残す
様に、この多結晶５ｉｉｉ２２をパターニングする。
本実施例では、レジストのマスク（図示せず）を用い、
プラズマエツチング等の等方性エツチングを行うことに
よって、多結晶５ｉＪｉ２２をパターニングする。
プラズマエツチング等の等方性エツチングを行うことに
よって、多結晶５ｉＪｉ２２をパターニングする。
但し、第１Ｃ図と第２図との比較からも明らか１な様に
、本実Ｓｉ例では、多結晶５ｉ１２２のエツチング量に
Ｓｉｎ、膜Ｉ８の様なエツチングのストッパを用いてい
ない。
、本実Ｓｉ例では、多結晶５ｉ１２２のエツチング量に
Ｓｉｎ、膜Ｉ８の様なエツチングのストッパを用いてい
ない。
従って、多結晶５ｉｉＪ２２をオーバエツチングすると
、ポリサイド［２６，２７を構成している多結晶Ｓｉ膜
がサイドエツチングされたり−Ｓｉｘ膜がエツチングさ
れたり、更にはＮ４領域１６．１７の表面がエツチング
されたりする。
、ポリサイド［２６，２７を構成している多結晶Ｓｉ膜
がサイドエツチングされたり−Ｓｉｘ膜がエツチングさ
れたり、更にはＮ４領域１６．１７の表面がエツチング
されたりする。
しかし、多結晶Ｓｉ層２２が３００人程変色薄いので、
この多結晶Ｓｉ層２２に対するオーバエツチング量を制
御することによって、上述の様なポリサイド層２６．２
７等に対するエツチング量を無視できる程度にまで抑制
することができる。
この多結晶Ｓｉ層２２に対するオーバエツチング量を制
御することによって、上述の様なポリサイド層２６．２
７等に対するエツチング量を無視できる程度にまで抑制
することができる。
しかも、多結晶Ｓｉ層２２のパターニングを等方性エツ
チングによって行っているので、ポリサイド層２６．２
７等に対するエツチング量を無視できる程度にまで多結
晶５ｉｌｉ２２に対するオーバエツチング量を抑制して
も、ポリサイド層２６．２７の側壁として多結晶５ｉｉ
１２２が残ることはない。
チングによって行っているので、ポリサイド層２６．２
７等に対するエツチング量を無視できる程度にまで多結
晶５ｉｌｉ２２に対するオーバエツチング量を抑制して
も、ポリサイド層２６．２７の側壁として多結晶５ｉｉ
１２２が残ることはない。
その後は、第２図の場合と同様に、第１Ｄ図に示す様に
眉間絶縁膜２３を全面に堆積させ、第１Ｅ図に示す様に
開口２４の形成と負荷抵抗を含む多結晶Ｓｉ層２５の堆
積及びパターニングとを行う。
眉間絶縁膜２３を全面に堆積させ、第１Ｅ図に示す様に
開口２４の形成と負荷抵抗を含む多結晶Ｓｉ層２５の堆
積及びパターニングとを行う。
以上の様な本実施例では、第２図に示した５ｉＯ７膜１
８を設けていないので、このＳｉｎ、膜１８を設けるこ
とによる既述の少なくとも４工程を省略することができ
る。
８を設けていないので、このＳｉｎ、膜１８を設けるこ
とによる既述の少なくとも４工程を省略することができ
る。
なお、以上の本実施例は本発明を抵抗負荷型ＭＯ３−３
ＲＡＭの製造に適用したものであるが、本発明は他の半
導体装置の製造にも勿論適用することができる。
ＲＡＭの製造に適用したものであるが、本発明は他の半
導体装置の製造にも勿論適用することができる。
本発明による半導体装置の製造方法では、第１の配線層
上と不純物領域上とにエツチングのストッパを設けずに
第２の配線層をパターニングすることが可能であるので
、少ない工程で半導体装置を製造することができる。
上と不純物領域上とにエツチングのストッパを設けずに
第２の配線層をパターニングすることが可能であるので
、少ない工程で半導体装置を製造することができる。
第１図は本発明の一実施例を順次に示す側断面図、第２
図は本願の出願人による先願に示されている半導体装置
の側断面図である。 なお図面に用いた符号において、 １１・・・・・・−・−・・・・−・・・・・Ｓｉ基体
１２−・・・・・・・・・−・・・・−・ＳｉＯ□膜１
６．１７・・・・・・・Ｎ９領域 ２２−−−−−−−−・・−・・−・・−多結晶５ｉＮ
２３−・ ・−−−−−一層間絶縁膜４−・・−・−
−−−−−−・・・−開口５ ・−−−−−・・−
多結晶Ｓｉ層６．２７・・・−・・・ポリサイド層
図は本願の出願人による先願に示されている半導体装置
の側断面図である。 なお図面に用いた符号において、 １１・・・・・・−・−・・・・−・・・・・Ｓｉ基体
１２−・・・・・・・・・−・・・・−・ＳｉＯ□膜１
６．１７・・・・・・・Ｎ９領域 ２２−−−−−−−−・・−・・−・・−多結晶５ｉＮ
２３−・ ・−−−−−一層間絶縁膜４−・・−・−
−−−−−−・・・−開口５ ・−−−−−・・−
多結晶Ｓｉ層６．２７・・・−・・・ポリサイド層
Claims (1)
- 【特許請求の範囲】 少なくとも半導体基体の表面のフィールド絶縁膜上に所
望パターンの第１の配線層を形成する工程と、 前記フィールド絶縁膜及び前記第１の配線層をマスクに
して前記半導体基体の表面部に不純物領域を形成する工
程と、 少なくとも前記第１の配線層と前記不純物領域とを第２
の配線層で覆う工程と、 前記第１の配線層のうちの前記フィールド絶縁膜上の端
部と前記不純物領域とを接続する様に前記第２の配線層
を等方性エッチングによってパターニングする工程と、 前記第２の配線層に達する開口を有する層間絶縁膜を前
記第１及び第２の配線層上と前記不純物領域上とに形成
する工程と、 前記開口を介して前記第２の配線層に接続される第３の
配線層を前記層間絶縁膜上に形成する工程とを夫々具備
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248752A JPH03109736A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1248752A JPH03109736A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03109736A true JPH03109736A (ja) | 1991-05-09 |
Family
ID=17182847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1248752A Pending JPH03109736A (ja) | 1989-09-25 | 1989-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03109736A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814541A (en) * | 1987-12-04 | 1998-09-29 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| JP2003048131A (ja) * | 2001-08-07 | 2003-02-18 | Mitsubishi Heavy Ind Ltd | 鋼管端面加工装置 |
-
1989
- 1989-09-25 JP JP1248752A patent/JPH03109736A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814541A (en) * | 1987-12-04 | 1998-09-29 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| JP2003048131A (ja) * | 2001-08-07 | 2003-02-18 | Mitsubishi Heavy Ind Ltd | 鋼管端面加工装置 |
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