JPH0774250A - コンタクトホール形成方法 - Google Patents
コンタクトホール形成方法Info
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- JPH0774250A JPH0774250A JP6140443A JP14044394A JPH0774250A JP H0774250 A JPH0774250 A JP H0774250A JP 6140443 A JP6140443 A JP 6140443A JP 14044394 A JP14044394 A JP 14044394A JP H0774250 A JPH0774250 A JP H0774250A
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- Japan
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- layer
- contact hole
- insulating layer
- forming
- conductive
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 高集積半導体集積回路装置の作製において、
マスクのミスアラインによる公差を最少化しコンタクト
を形成するのに充分な最少の大きさを有するコンタクト
ホール形成方法。 【構成】 コンタクトホール１０の開口部の面積を制限
するバリア層を形成する工程を含む。このバリア層は金
属物質層をブランケットエッチングすることにより形成
された金属層スペーサと、この金属層スペーサから化学
的気相成長法により成長し、コンタクトホール１０の開
口面積を決定する選択的金属層１４で成る。
マスクのミスアラインによる公差を最少化しコンタクト
を形成するのに充分な最少の大きさを有するコンタクト
ホール形成方法。 【構成】 コンタクトホール１０の開口部の面積を制限
するバリア層を形成する工程を含む。このバリア層は金
属物質層をブランケットエッチングすることにより形成
された金属層スペーサと、この金属層スペーサから化学
的気相成長法により成長し、コンタクトホール１０の開
口面積を決定する選択的金属層１４で成る。
Description
【０００１】
【産業上の利用分野】本発明は高集積半導体装置の多層
配線を形成する方法に関し、特に下部の導電配線を上部
の導電配線と接続させるコンタクトを形成するための、
セルフーアランインド（Self-alligend)コンタクトホー
ルを形成する方法に関するものである。
配線を形成する方法に関し、特に下部の導電配線を上部
の導電配線と接続させるコンタクトを形成するための、
セルフーアランインド（Self-alligend)コンタクトホー
ルを形成する方法に関するものである。
【０００２】
【従来の技術】最近、半導体集積回路装置が高集積回路
化するに従い、半導体装置を構成する素子等の占有面積
が急激に減少し、さらに前記半導体装置の製造工程に含
まれるマスク工程及びエッチング工程での許容公差が減
少する傾向にある。これにより、中間導電配線層領域の
上部及び下部に位置した上部の導電配線層及び下部の導
電配線層を互いに電気的に接続させるためのコンクタト
を、非常に大きい縦横比（Aspect) 及び非常に小さい直
径にしなければならない。
化するに従い、半導体装置を構成する素子等の占有面積
が急激に減少し、さらに前記半導体装置の製造工程に含
まれるマスク工程及びエッチング工程での許容公差が減
少する傾向にある。これにより、中間導電配線層領域の
上部及び下部に位置した上部の導電配線層及び下部の導
電配線層を互いに電気的に接続させるためのコンクタト
を、非常に大きい縦横比（Aspect) 及び非常に小さい直
径にしなければならない。
【０００３】そのため、コンタクトホールを形成するた
めに、前記中間導電配線層領域内に形成された絶縁層を
選択的にエッチングする場合、中間導電配線用マスク及
びコンクタトホール用マスクのミスアラインにより上部
の中間導電配線層が部分的に露出する。このエッチング
工程での上部中間導電配線層の露出防止のため、従来の
コンクタトホール形成方法では上部の導電配線層の表面
にバリア層（Barrierlayer)を部分的に形成する。
めに、前記中間導電配線層領域内に形成された絶縁層を
選択的にエッチングする場合、中間導電配線用マスク及
びコンクタトホール用マスクのミスアラインにより上部
の中間導電配線層が部分的に露出する。このエッチング
工程での上部中間導電配線層の露出防止のため、従来の
コンクタトホール形成方法では上部の導電配線層の表面
にバリア層（Barrierlayer)を部分的に形成する。
【０００４】しかし、このバリア層は、マスクを用いた
エッチング工程で形成されるため、バリア層用マスクと
コンタクトとのミスアラインが発生した場合には、コン
クタトホールが正常的に形成されない。この問題点を添
付した図面を参照して説明する。
エッチング工程で形成されるため、バリア層用マスクと
コンタクトとのミスアラインが発生した場合には、コン
クタトホールが正常的に形成されない。この問題点を添
付した図面を参照して説明する。
【０００５】図１は従来のコンタクトホール形成方法に
より形成したコンタクトホールを示す。図１を参照すれ
ば、下部導電層（１）の上部には第１絶縁層（２）、導
電配線層（４）、第２絶縁層（５）及びバリアパターン
（６）及び第３絶縁層（８）が積層されている。前記バ
リアパターン（６）は、前記第２絶縁層（５）の上部に
ポリシリコンのようなバリア物質層を予定厚さに形成
し、マスクエッチング工程によりこのバリア物質層をパ
ターン化する工程により形成される。
より形成したコンタクトホールを示す。図１を参照すれ
ば、下部導電層（１）の上部には第１絶縁層（２）、導
電配線層（４）、第２絶縁層（５）及びバリアパターン
（６）及び第３絶縁層（８）が積層されている。前記バ
リアパターン（６）は、前記第２絶縁層（５）の上部に
ポリシリコンのようなバリア物質層を予定厚さに形成
し、マスクエッチング工程によりこのバリア物質層をパ
ターン化する工程により形成される。
【０００６】バリアパターン（６）は、導電配線（４）
側壁全体と導電配線（４）及び第１絶縁層（２）の上部
の一部分とオーバラップしている。さらに第３絶縁層
（８）、第２絶縁層（５）及び第１絶縁層（２）はコン
タクト用マスク部導電層エッチング工程により選択的に
除去され、前記下部導電層（１）が選択的に露出された
コンタクトホールを形成する。このコンタクトホール
（１０）はバリアパターン（６）により自己整合され、
前記コンタクト用マスクにより設けられるコンタクト領
域に比べ小さい面積を有する。
側壁全体と導電配線（４）及び第１絶縁層（２）の上部
の一部分とオーバラップしている。さらに第３絶縁層
（８）、第２絶縁層（５）及び第１絶縁層（２）はコン
タクト用マスク部導電層エッチング工程により選択的に
除去され、前記下部導電層（１）が選択的に露出された
コンタクトホールを形成する。このコンタクトホール
（１０）はバリアパターン（６）により自己整合され、
前記コンタクト用マスクにより設けられるコンタクト領
域に比べ小さい面積を有する。
【０００７】図２は、図１で説明された従来のコンタク
トホール形成方法により形成されたコンタクトホールと
して、バリア層用マスクがミスアラインされることによ
り十分な大きさで形成されないコンタクトホールを示
す。図２において、バリア層用マスクが右側にミスアラ
インされることによりバリア層パターン（６）が右側に
移動している。
トホール形成方法により形成されたコンタクトホールと
して、バリア層用マスクがミスアラインされることによ
り十分な大きさで形成されないコンタクトホールを示
す。図２において、バリア層用マスクが右側にミスアラ
インされることによりバリア層パターン（６）が右側に
移動している。
【０００８】
【発明が解決しようとする課題】さらに、第３、第２及
び第１絶縁層（８、５、２）がエッチングされることに
より形成されたコンタクトホール（１０）は、コンタク
ト用マスクが左方にミスアラインされた場合には、コン
タクトが通常の方法では形成できない程度に非常に小さ
い大きさの面積となってしまう。
び第１絶縁層（８、５、２）がエッチングされることに
より形成されたコンタクトホール（１０）は、コンタク
ト用マスクが左方にミスアラインされた場合には、コン
タクトが通常の方法では形成できない程度に非常に小さ
い大きさの面積となってしまう。
【０００９】本発明の目的は、コンタクトの形成に充分
な最少の開口面積を有するコンタクトホールを正確に形
成することができるコンタクトホール形成方法を提供す
ることにある。
な最少の開口面積を有するコンタクトホールを正確に形
成することができるコンタクトホール形成方法を提供す
ることにある。
【００１０】
【課題を解決するための手段】この目的を達成するた
め、本発明のコンタクトホール形成方法は、下部導電層
の上部に第１絶縁層を形成し、その上部に導電配線を形
成して全体的に第２絶縁層及び導電層を積層する段階
と、導電層をブランケット乾式エッチングし、第２絶縁
層で覆われた導電配線側壁に導電層スペーサを形成する
段階と、導電層スペーサへ選択的に金属層を成長させ、
この金属層を導電導線の上部および第１絶縁層の上部に
おいてそれぞれ一定部分をオーバラッブさせる段階と、
全体構造上部に第３絶縁層を形成し、その上部にコンタ
クトマスクを用いたエッチング工程でコンクタト領域の
第３絶縁層をエッチングし、露出する選択的金属層をバ
リア層として用いた状態で第２絶縁層及び第１絶縁層を
エッチングし、第１導電層が露出したコンタクトホール
を形成する段階とを含むものである。
め、本発明のコンタクトホール形成方法は、下部導電層
の上部に第１絶縁層を形成し、その上部に導電配線を形
成して全体的に第２絶縁層及び導電層を積層する段階
と、導電層をブランケット乾式エッチングし、第２絶縁
層で覆われた導電配線側壁に導電層スペーサを形成する
段階と、導電層スペーサへ選択的に金属層を成長させ、
この金属層を導電導線の上部および第１絶縁層の上部に
おいてそれぞれ一定部分をオーバラッブさせる段階と、
全体構造上部に第３絶縁層を形成し、その上部にコンタ
クトマスクを用いたエッチング工程でコンクタト領域の
第３絶縁層をエッチングし、露出する選択的金属層をバ
リア層として用いた状態で第２絶縁層及び第１絶縁層を
エッチングし、第１導電層が露出したコンタクトホール
を形成する段階とを含むものである。
【００１１】
【作用】この構成により、本発明のコンタクトホール形
成方法はマスクのミスアラインの発生率及び前記マスク
のミスアラインによる公差を最少化する。本発明のコン
タクトホール形成方法はコンタクトの形成に充分な最少
の開口面積を有するコンタクトホールを形成し、半導体
集積回路装置の集積度を向上させることができる。
成方法はマスクのミスアラインの発生率及び前記マスク
のミスアラインによる公差を最少化する。本発明のコン
タクトホール形成方法はコンタクトの形成に充分な最少
の開口面積を有するコンタクトホールを形成し、半導体
集積回路装置の集積度を向上させることができる。
【００１２】
【実施例】図３乃至図７は、本発明の実施例によりコン
タクトホール形成方法を段階別に説明するものである。
タクトホール形成方法を段階別に説明するものである。
【００１３】図３を参照すれば、下部導電層（１）の上
部に第１絶縁層（２）及び第２導電配線層（４）が形成
された半導体装置が示されている。この半導体装置はそ
の全体構造の上部に順次塗布された第２絶縁層（５）及
び第３導電層（１２）を備える。第１絶縁層（２）は酸
化膜により形成され、前記第２絶縁層（５）はＴＥＯＳ
膜により形成され、さらに第３導電層（１２）はポリシ
リコンにより形成される。
部に第１絶縁層（２）及び第２導電配線層（４）が形成
された半導体装置が示されている。この半導体装置はそ
の全体構造の上部に順次塗布された第２絶縁層（５）及
び第３導電層（１２）を備える。第１絶縁層（２）は酸
化膜により形成され、前記第２絶縁層（５）はＴＥＯＳ
膜により形成され、さらに第３導電層（１２）はポリシ
リコンにより形成される。
【００１４】第３導電層（１２）はブランケット乾式エ
ッチング（Blanket Dry Etch) され、図４に示されるよ
うに、第２絶縁層（５）側壁に導電層スペーサ（１２
Ａ）を形成する。
ッチング（Blanket Dry Etch) され、図４に示されるよ
うに、第２絶縁層（５）側壁に導電層スペーサ（１２
Ａ）を形成する。
【００１５】図４の工程の後、前記導電層スペーサ（１
２Ａ）の表面には図５のような選択的金属層（１４）が
形成される。この選択的金属層（１４）は、化学的気相
成長法により前記導電層スペーサ（１２Ａ）上に選択的
に金属を成長させることにより形成される。選択的金属
層（１４）は導電層スペーサ（１２Ａ）の側面表面から
λほどの厚さに成長されており、この導電層スペーサ
（１２Ａ）両端部からはＫ・λ（Ｋ≧１）ほど横方向に
成長されている。これにより、選択的金属層（１４）は
第２導電配線層（４）および第１絶縁層（２）とＫ・λ
ほどオーバラップしている。
２Ａ）の表面には図５のような選択的金属層（１４）が
形成される。この選択的金属層（１４）は、化学的気相
成長法により前記導電層スペーサ（１２Ａ）上に選択的
に金属を成長させることにより形成される。選択的金属
層（１４）は導電層スペーサ（１２Ａ）の側面表面から
λほどの厚さに成長されており、この導電層スペーサ
（１２Ａ）両端部からはＫ・λ（Ｋ≧１）ほど横方向に
成長されている。これにより、選択的金属層（１４）は
第２導電配線層（４）および第１絶縁層（２）とＫ・λ
ほどオーバラップしている。
【００１６】図６を参照すれば、図５に示された半導体
装置の全体構造の上部には第３絶縁層（８）及びコンタ
クトマスク用感光膜パターン（９）が順次積層される。
前記感光膜パターン（９）は第３絶縁層（８）を部分的
に露出させている。
装置の全体構造の上部には第３絶縁層（８）及びコンタ
クトマスク用感光膜パターン（９）が順次積層される。
前記感光膜パターン（９）は第３絶縁層（８）を部分的
に露出させている。
【００１７】図６の工程の後、感光膜パターン（９）に
より部分的に露出した第３絶縁層（８）と、この第３絶
縁層（８）の露出部分の下部に位置した第２絶縁層
（５）及び第１絶縁層（２）は、エッチング工程により
順次除去され下部導電層（１）を露出させるコンタクト
ホール（１０）を形成する。このコンタクトホール（１
０）は選択的金属層（１４）により制限された開口部の
面積と同じ大きさを有する反面、コンタクトマスク用感
光膜パターン（９）の開口部の面積よりは小さい大きさ
を有する。さらにコンタクトホール（１０）の開口面積
は、選択的金属層（１４）を形成する化学的気相成長工
程により調節することができる。
より部分的に露出した第３絶縁層（８）と、この第３絶
縁層（８）の露出部分の下部に位置した第２絶縁層
（５）及び第１絶縁層（２）は、エッチング工程により
順次除去され下部導電層（１）を露出させるコンタクト
ホール（１０）を形成する。このコンタクトホール（１
０）は選択的金属層（１４）により制限された開口部の
面積と同じ大きさを有する反面、コンタクトマスク用感
光膜パターン（９）の開口部の面積よりは小さい大きさ
を有する。さらにコンタクトホール（１０）の開口面積
は、選択的金属層（１４）を形成する化学的気相成長工
程により調節することができる。
【００１８】
【発明の効果】前述したように、本発明のコンタクトホ
ール形成方法は前記バリア層に選択的金属層を用いてい
るので、マスクパターン化工程を用いることなくマスク
のミスアラインの発生率及びそのマスクのミスアライン
による公差を最少化する。この利点により、本発明のコ
ンタクトホール形成方法はコンタクトを形成するのに充
分な最少開口面積を有するコンタクトホールを形成し、
半導体集積回路装置の集積度を向上させることができる
利点を提供する。
ール形成方法は前記バリア層に選択的金属層を用いてい
るので、マスクパターン化工程を用いることなくマスク
のミスアラインの発生率及びそのマスクのミスアライン
による公差を最少化する。この利点により、本発明のコ
ンタクトホール形成方法はコンタクトを形成するのに充
分な最少開口面積を有するコンタクトホールを形成し、
半導体集積回路装置の集積度を向上させることができる
利点を提供する。
【図１】従来のコンタクトホール形成方法を説明するた
めの半導体装置の断面図である。
めの半導体装置の断面図である。
【図２】バリア層用マスク及びコンタクトホールマスク
がミスアラインされた場合の、従来のコンタクトホール
形成方法により形成されたコンタクトホールを示した半
導体装置の断面図である。
がミスアラインされた場合の、従来のコンタクトホール
形成方法により形成されたコンタクトホールを示した半
導体装置の断面図である。
【図３】本発明の実施例によるコンタクトホール形成方
法を段階別に説明するための半導体装置の断面図であ
る。
法を段階別に説明するための半導体装置の断面図であ
る。
【図４】本発明の実施例によるコンタクトホール形成方
法を段階別に説明するための半導体装置の断面図であ
る。
法を段階別に説明するための半導体装置の断面図であ
る。
【図５】本発明の実施例によるコンタクトホール形成方
法を段階別に説明するための半導体装置の断面図であ
る。
法を段階別に説明するための半導体装置の断面図であ
る。
【図６】本発明の実施例によるコンタクトホール形成方
法を段階別に説明するための半導体装置の断面図であ
る。
法を段階別に説明するための半導体装置の断面図であ
る。
【図７】本発明の実施例によるコンタクトホール形成方
法を段階別に説明するための半導体装置の断面図であ
る。
法を段階別に説明するための半導体装置の断面図であ
る。
１…下部導電層、２…第１絶縁層、４…第２導電配線
層、５…第２絶縁層、６…バリアパターン、８…第３絶
縁層、９…感光膜パターン、１０…コンタクトホール、
１２…第３導電層、１２Ａ…導電層スペーサ、４…選択
的金属層。
層、５…第２絶縁層、６…バリアパターン、８…第３絶
縁層、９…感光膜パターン、１０…コンタクトホール、
１２…第３導電層、１２Ａ…導電層スペーサ、４…選択
的金属層。
Claims (3)
- 【請求項１】 半導体素子のコンタクトホール形成方法
において、 下部導電層の上部に第１絶縁層を形成し、その上部に導
電配線を形成して全体的に第２絶縁層及び導電層を積層
する段階と、 前記導電層をブランケット乾式エッチングし、前記第２
絶縁層で覆われた前記導電配線側壁に導電層スペーサを
形成する段階と、 前記導電層スペーサへ選択的に金属層を成長させ、この
金属層を前記導電導線の上部および第１絶縁層の上部に
おいて、それぞれ一定部分をオーバラッブさせる段階
と、 全体構造上部に第３絶縁層を形成し、その上部にコンタ
クトマスクを用いたエッチング工程でコンクタト領域の
第３絶縁層をエッチングし、露出する前記選択的金属層
をバリア層として用いた状態で前記第２絶縁層及び前記
第１絶縁層をエッチングし、前記第１導電層が露出した
コンタクトホールを形成する段階とを含むことを特徴と
するコンタクトホール形成方法。 - 【請求項２】 前記導電層スペーサは、ドープされたポ
リシリコン層により形成されることを特徴とする請求項
１記載のコンタクトホール形成方法。 - 【請求項３】 前記選択的金属層は、選択的タングステ
ン層により形成されることを特徴とする請求項１記載の
コンタクトホール形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-11362 | 1993-06-22 | ||
| KR1019930011362A KR100256800B1 (ko) | 1993-06-22 | 1993-06-22 | 콘택홀 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774250A true JPH0774250A (ja) | 1995-03-17 |
| JP2578577B2 JP2578577B2 (ja) | 1997-02-05 |
Family
ID=19357776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6140443A Expired - Fee Related JP2578577B2 (ja) | 1993-06-22 | 1994-06-22 | コンタクトホール形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5500080A (ja) |
| JP (1) | JP2578577B2 (ja) |
| KR (1) | KR100256800B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010091913A (ko) * | 2000-03-16 | 2001-10-23 | 포만 제프리 엘 | 집적 회로 소자의 차폐된 상호 접속부 |
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| US6653733B1 (en) | 1996-02-23 | 2003-11-25 | Micron Technology, Inc. | Conductors in semiconductor devices |
| US5776836A (en) * | 1996-02-29 | 1998-07-07 | Micron Technology, Inc. | Self aligned method to define features smaller than the resolution limit of a photolithography system |
| US6337266B1 (en) | 1996-07-22 | 2002-01-08 | Micron Technology, Inc. | Small electrode for chalcogenide memories |
| JPH10173046A (ja) * | 1996-12-10 | 1998-06-26 | Sony Corp | 半導体装置の製造方法 |
| US6015977A (en) | 1997-01-28 | 2000-01-18 | Micron Technology, Inc. | Integrated circuit memory cell having a small active area and method of forming same |
| KR100226749B1 (ko) * | 1997-04-24 | 1999-10-15 | 구본준 | 반도체 소자의 제조 방법 |
| US6127721A (en) * | 1997-09-30 | 2000-10-03 | Siemens Aktiengesellschaft | Soft passivation layer in semiconductor fabrication |
| US5883006A (en) * | 1997-12-12 | 1999-03-16 | Kabushiki Kaisha Toshiba | Method for making a semiconductor device using a flowable oxide film |
| KR100258578B1 (ko) * | 1998-01-15 | 2000-06-15 | 윤종용 | 반도체 메모리 장치의 콘택 형성 방법 |
| KR100339683B1 (ko) * | 2000-02-03 | 2002-06-05 | 윤종용 | 반도체 집적회로의 자기정렬 콘택 구조체 형성방법 |
| US6563156B2 (en) | 2001-03-15 | 2003-05-13 | Micron Technology, Inc. | Memory elements and methods for making same |
| JP3463038B2 (ja) * | 2000-11-14 | 2003-11-05 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100378200B1 (ko) * | 2001-05-22 | 2003-03-29 | 삼성전자주식회사 | 반도체 소자의 콘택 플러그 형성방법 |
| US7777265B2 (en) * | 2003-02-24 | 2010-08-17 | Samsung Electronics Co., Ltd. | Semiconductor device having contact barrier and method of manufacturing the same |
| KR100539272B1 (ko) * | 2003-02-24 | 2005-12-27 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| JP2007273871A (ja) * | 2006-03-31 | 2007-10-18 | Toshiba Corp | 設計データ作成方法、設計データ作成プログラム、及び半導体装置の製造方法 |
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